【正文】 — 設置輸出邏輯元件的 FAST參數(shù) ? 對未使用的 IOB， 自動上拉 ? 未使用的 IOB的輸出自動無效 — 上拉（ PULLUP） 或下拉（ PULLDOWN） 元件可以指定到未使用的 IOB上。 — n取不同值時，用來生成反饋位的兩位不同，參見相關資料 — 在可以采用任意規(guī)則序列的情況下， 也可以使用 LFSR (比如 , FIFO) 進位較慢的 大計數(shù)器 TC CE 快速的 小 計數(shù)器 10bit SR Q0 Q9 Q6 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 37 頁 使用預縮放 （ Prescale） 提高計數(shù)器速度 ? 計數(shù)器的速度由從 LSB到 MSB的進位延遲決定 ? 預縮放技術對較大的計數(shù)器特別有益 低位翻轉很快，用低位的 TC作為高位的 CE，可以降低高位的時鐘頻率 使用 TimeSpecs進行約束 ? 預縮放技術限制了載入時間，故計數(shù)器不可加載 ? 參考 XAPP014 快速的 小計數(shù)器 進位較慢的 大計數(shù)器 TC CE VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 38 頁 I/O 速度： FPGA的建立時間 Tsu ? FPGA的輸入輸出也有時延要求。 — 留意速度關鍵路徑的映射結果 O1 I1 O1 I1 N1 N1 必須輸出到兩個地方，所以 O1需要兩級邏輯 復制第一個門，使得邏輯可以合并入一級邏輯中 N1A N1B VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 33 頁 速度關鍵輸入應在邏輯最后一級提供 ? 關鍵輸入應該在邏輯最后一級提供 — 關鍵輸入為 芯片、 Slice、 或者 LUT提供的時延最大的輸入 — 在示意圖中，將關鍵輸入連接在邏輯最后一級 — 在 VHDL中，將關鍵輸入放在 if…elsif… 鏈的第一級 CLB CLB IN (Critical) F H I0 (Critical) OUT VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 34 頁 使用進位邏輯提高 速度 和 密度 ? 使用 Slice中的進位邏輯可提高算術運算速度 — XCV1004的例子 (具體數(shù)據(jù)有待驗證） – 16bit 加法器（不使用進位） 10 Slices amp。 CLB Lookup Table VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 28 頁 狀態(tài)機的三種類型編碼 與速度 ? 二進制 : 狀態(tài)序列如同計數(shù)器序列， S1 = 001, S2=010, S3=011, S4=100, etc… ? 枚舉 : 狀態(tài)有指定的值， S1=100, S2=110, S3=101, S4 = 111, etc… ? One Hot（ 單熱） : 每個狀態(tài)只有一個寄存器有效， S1=00000001, S2=00000010, S3=00000100, etc… ? 在狀態(tài)機從當前狀態(tài)跳到下一狀態(tài)時，二進制和枚舉類型有大量的反饋輸入。, others=39。)。 f(x),g(x)表示組合邏輯 end if。 — 斷言（ assert） GSR進行全局置位 /復位 — GSR自動連接到所有 CLB的觸發(fā)器，使用專用的布線資源。 建立時間 D CLK Q D CLK Q VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 19 頁 時延中包括時鐘歪斜（ Skew) ? 下面邏輯中，數(shù)據(jù)時延很小 (最大 )， 如果時鐘歪斜較小，該邏輯可以跑 200MHz以上。 end if。 end process。 組合邏輯用在寄存器的 D端， 為同步設計，可行 end if。 if TC=?1‘ then TC 用在寄存器的 CE端，為同步設計，可行 s = DATA。 end if。 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 11 頁 D Q3 Async R INPUT CLOCK Counter Q2 Q1 Q0 D Q 同步設計方法中 TC的生成和使用 對照前面異步設計中 TC生成和使用的例子 TC VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 12 頁 相應的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 signal SynInput: std_logic。 TC = ?1‘ when Counter=―1111‖ else ?0‘。與門會“感知”到 1111的中間態(tài)。時間仿真對不對？ 對于異步設計，通過了時間仿真也不一定能正常工作。 只要能滿足時延要求，就可以 確保下游邏輯單元能正確采樣到上游數(shù)據(jù)。 ? 我的設計原來可以工作，但將 FPGA重新布線后，就不行了。 異步設計可能會產生以下問題 ： 同步設計的一個簡單原則 : 永遠不要將組合邏輯產生的信號用作時鐘、異步復位 /置位。 process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1。 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 10 頁 相應的 VHDL代碼 signal AsynInput: std_logic。 process(Clk) begin if rising_edge(Clk) then Delay = InputReg。 elsif rising_edge(Clk) then Counter = Counter + 1。 signal s: std_logic。 TC為組合邏輯輸出 例 1 signal Counter: std_logic_vector(1 downto 0)。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 例 1 signal Counter: std_logic_vector(1 downto 0)。 建立時間不能被滿足，就會采樣到中間態(tài)，最后的采樣結果不確定。 ? 還需要檢查 I/O的速度。 Data(31 downto 0) = (others=‘‘)。 x000。 x000。 ? LUT能實現(xiàn)的函數(shù)只受輸入數(shù)目限制，不受函數(shù)復雜度限制 ? 一個 Slice中可用兩個 LUT和選擇器實現(xiàn) 5輸入的任何邏輯。 Input 1 Input 3 State 4 State 6 State 19 1 LUT VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 30 頁 D Q fn1 D Q fn1 D Q fn1 對高扇出網絡，通過 復制寄存器來提高速度 ? 高扇出網絡 (16個