華為vhdl設(shè)計風(fēng)格和實現(xiàn)(參考版)
2025-01-19 11:01本頁面
【正文】 ? IOB由 PAD和功能元件之間的網(wǎng)絡(luò)名命名 IO Block的使用 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 51 頁 STARTUP GTS 輸出三態(tài)控制 ? 輸出控制中的取反不耗費資源 ? 一個專用的全局網(wǎng)絡(luò)也能進行三態(tài)控制 — 通過 STARTUP元件訪問 ? 在配置過程中，所有的 I/O都處于三態(tài)。 ? 設(shè)計的輸入不應(yīng)該懸空。最后給出相當(dāng)于 ASIC的門數(shù) 資源估計 Design Summary Number of errors: 0 Number of warnings: 644 Number of Slices: 1,147 out of 1,200 95% Slice Flip Flops: 735 4 input LUTs: 1,046 (1 used as a routethru) Dual Port RAMs: 312 Number of Slices containing unrelated logic: 0 out of 1,147 0% Number of bonded IOBs: 85 out of 98 86% IOB Flip Flops: 68 Number of Block RAMs: 10 out of 10 100% Number of GCLKs: 2 out of 4 50% Number of GCLKIOBs: 2 out of 4 50% Number of DLLs: 1 out of 4 25% Number of Startups: 1 out of 1 100% Number of RPM macros: 9 Total equivalent gate count for design: 224,805 Additional JTAG gate count for IOBs: 4,176 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 47 頁 可以把查找表用作 RAM ?使用 CoreGen或 LogiBLOX， 可以用 LUT生成 RAM ?選擇功能 單 /雙端口 同步 /異步 深度擴展時，基于 BUFT還是 LUT ? 選擇大小 沒有浪費的資源 可擴展為需要的大小 ?選擇位置 布置在基片的任何地方 鄰近關(guān)鍵電路以提高速度 ?選擇編程方法 通過啟動時的比特流 通過設(shè)計中的操作 ?易于使用 Address Data WE Distributed RAM Clock Data 2 Address 2 Optional Dual Port VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 48 頁 使用 RAM作狀態(tài)寄存器可以節(jié)約資源 ? 和觸發(fā)器比， Slice密度提高為 16： 1 — 而且 FPGA的布線更容易 ? 例如 10個 16位可讀寫狀態(tài)寄存器需要 : — 160個寄存器，即 80個 Slice ? 使用 RAM, 同樣 10個狀態(tài)寄存器需要： — 16個 4輸入 LUT, 即 8個 Slice ? 也可以用 RAM實現(xiàn)移位寄存器 vs. 寄存器 . RAM VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 49 頁 四、其他 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 50 頁 IPAD IBUF IN1_PAD IN1 IOB IN1_PAD ? 設(shè)置歪斜率以控制輸出速度 — 缺省歪斜率較慢，可減小噪音 — 當(dāng)速度更重要時，使用快速歪斜率。 D CE Q XC4000 FPGA 輸入時延 BUFG XC4036XL1的例子 : 時延情況 建立時間 保持時間 全時延 : Tsu = Th = 0 ns 部分時延 : Tsu = Th = 1 ns 無時延 : Tsu = Th = VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 44 頁 I/O速度的其他提示 ? XC400013,36,62XL是 turbo boosted。 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 41 頁 使用 I/O寄存器提高輸入和輸出速度 ? 使用 IOB中的 I/O寄存器，可以提高輸入和輸出速度 輸入或輸出可以去除從內(nèi)部布線的時延， IOB中的時延也更小 還可以節(jié)約寄存器資源 ? 實現(xiàn) 選項中，選擇“ Pack I/O Registers/Latches into IOBs for Inputs and Outputs‖ 輸入若未寄存，直接扇入到組合邏輯，則不能 map到 IO寄存器中 輸出若為組合邏輯輸出，或者需要反饋為輸入，則不能 map到 IO寄存器中 D CE Q D CE Q I/O pad From: FPGA Into: FPGA OFF IFF Output Clock Input Clock VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 42 頁 使用 I/O寄存器的例子 (FPGAFPGA) D CE Q 發(fā)送器 (XCV1004 FPGA) D CE Q 接收器 (XCV1004 FPGA) 使用 IOB中寄存器的時延 Tiockp + PCB網(wǎng)絡(luò)時延 + Tiopick = 不使用 IOB中寄存器的時延 (Tcko + T +Tioop) + PCB網(wǎng)絡(luò)時延 + (Tiopi + T + Tdick) ( ++) (+ +) = VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 43 頁 輸入速度：可編程的輸入時延 ? FPGA的輸入通道上有一個可編程的時延 ? 可以用來在建立時間和保持時間之間達到妥協(xié)。 ? 滿足時延要求的 FPGA建立時間由 : 全局時鐘時延 Tbufg 、板上時延 Tbrd和上游器件的輸出時間 Tco(up)決定。 — 生成序列可以覆蓋的地址空間為 2n1,全 0不包含在序列中。 例如： XCV100 有 30 x20 CLB, 一條進位鏈最多可以實現(xiàn) 40位的加法器， 一個 48位加法器需要兩條鏈 ? 使用庫中基于進位的宏 (RPM) 或者 LogiBLOX ? 許多庫中的算術(shù)函數(shù)是 RPM — ADDx 加法器 , ADSUx 加法 /減法器 , CCx 計數(shù)器
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