vhdl實現(xiàn)16位全加器(參考版)
2025-07-02 08:43本頁面
【正文】 也使我們明白，在以后的學(xué)習(xí)中，要不斷的完善自己的知識體系結(jié)構(gòu)，注意理論與實踐的結(jié)合，學(xué)知識關(guān)鍵是要學(xué)活，而不能死記死搬書本上的知識，關(guān)鍵是要會靈活應(yīng)用，這樣所學(xué)到的東西才真正的學(xué)以致用，才達(dá)到了學(xué)習(xí)的真正目的。但我從中學(xué)到了不少的道理，真正的理解到，理論與實踐之間還是有很大的距離，這必將有利于我們以后的學(xué)習(xí)。其功能基本符合項目需求，能夠完成16位進(jìn)位加法的運算。通過此次設(shè)計對全加器器的設(shè)計和實現(xiàn)，確實積累和總結(jié)了不少的經(jīng)驗，鍛煉了我的獨立工作和實際動手能力，加深了對計算機(jī)中的全加器工作原理的認(rèn)識，提高了對復(fù)雜的綜合性實踐環(huán)節(jié)具有分析問題、解決問題、概括總結(jié)的實際工作能力，對涉及全加器項目的開發(fā)、設(shè)計過程有初步認(rèn)識。Powerplay Power Analyzer 進(jìn)行適配后功率分析，產(chǎn)生高亮的功耗報告，顯示模塊類型和實體，以及消耗的功率本次設(shè)計的電路通過Powerplay分析后的功耗報告如圖11所示圖11功耗分析結(jié)果，I/O 。以下為上圖中h_adder和or2a的詳細(xì)電路框圖。用RLD 還可以看到底層模塊的電路邏輯圖，以下為通過RLT viewer全加器，半加器，和或門看到的各級模塊的邏輯電路圖。這個功能對于使用HDL進(jìn)行邏輯設(shè)計的人員還是很有用的，一方面可以充分理解HDL和硬件電路的對應(yīng)關(guān)系，另一方面可以更加方便的查找設(shè)計中的錯誤。這次設(shè)計的時序仿真結(jié)果如圖6所示圖6 時序仿真的結(jié)果由圖可以看到，相鄰輸出信號之間的延時比較大，此延時引起的信號失真也比較大，我們可以調(diào)大信號的周期來減少信號失真引起的干擾。通過功能仿真我們可以初步了解電路的功能，并驗證設(shè)計結(jié)果與實際要求是否符合。功能仿真的結(jié)果如圖5所示圖 5 功能仿真結(jié)果從結(jié)果可以看出，本次設(shè)計在功能上能實現(xiàn)16為數(shù)的相加，進(jìn)位信號Cout也能正常實現(xiàn)進(jìn)位。II中仿真輸入、計算、輸出數(shù)據(jù)的載體。Waveform本次設(shè)計用隨機(jī)信號進(jìn)行仿真，輸入輸出信號都用16進(jìn)制數(shù)表示。Tool，在其SimulaterII中的仿真包括功能仿真和時序仿真，功能仿真檢查邏輯功能是否正確，不含器件內(nèi)的實際延時分析；時序仿真檢查實際電路能否達(dá)到設(shè)計指標(biāo)，含器件內(nèi)的實際延時分析。Editor）可以生成和編輯波形設(shè)計文件，從而設(shè)計者可觀察和分析模擬結(jié)果。4）Quartus3）實現(xiàn)編譯和綜合，若無誤則可以仿真了，綜合后Quartus軟件給出設(shè)計中所用到的邏輯單元，引腳等信息，如圖4所示。2) 新建四個VHDL文件，分別編寫進(jìn)上四個模塊的VHDL代碼。因為for…generate不像for….loop那樣順序執(zhí)行而是并行執(zhí)行的，使用了for...loop，所以對應(yīng)RTL Viewer就比較復(fù)雜，所以for…generate語句更有效。end one。 end generate add。 begin temp(0)=cin。 end ponent。 coutf:out std_logic。 bin:in std_logic。 end。 sum:out std_logic_vector(15 downto 0)。 b:in std_logic_vector(15 downto 0)。use 。（4）16位加法器的VHDL代碼library ieee。在實
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