vhdl實現(xiàn)16位全加器-資料下載頁
2025-06-29 08:43本頁面
【正文】 有延時的條件下能否正常工作，這是eda電路設(shè)計過程的重要技術(shù)指標(biāo)之一，所以我們要以嚴(yán)格的實際條件下考驗我們的設(shè)計方案，以此求得比較符合設(shè)計要求的設(shè)計方案。這次設(shè)計的時序仿真結(jié)果如圖6所示圖6 時序仿真的結(jié)果由圖可以看到，相鄰輸出信號之間的延時比較大，此延時引起的信號失真也比較大，我們可以調(diào)大信號的周期來減少信號失真引起的干擾。 RLT viewer工具的使用RTL View 也就是通常所講的能夠查看VHDL或者Verilog HDL對應(yīng)的電路原理圖。這個功能對于使用HDL進行邏輯設(shè)計的人員還是很有用的，一方面可以充分理解HDL和硬件電路的對應(yīng)關(guān)系，另一方面可以更加方便的查找設(shè)計中的錯誤。 在將VHDL設(shè)計編譯完成以后，點擊菜單ToolsRTL Viewer，即可看到所對應(yīng)的原理圖，本次設(shè)計的RTL電路圖如圖7所示圖7 RLT電路圖上圖中，可以看到16個一位全加器級聯(lián)，最后組成16為全加器，這個結(jié)果跟我們設(shè)計要求相符合。用RLD 還可以看到底層模塊的電路邏輯圖，以下為通過RLT viewer全加器，半加器，和或門看到的各級模塊的邏輯電路圖。圖8一位全加器電路圖一位全加器有兩個半加器和一個或門組成。以下為上圖中h_adder和or2a的詳細電路框圖。圖9半加器h_adder圖10或門or2a 通過powerplay 功率分析儀分析功耗Quartus II Powerplay功耗分析工具提供的界面使用者能夠在設(shè)計過程中，估計靜態(tài)和動態(tài)功耗。Powerplay Power Analyzer 進行適配后功率分析，產(chǎn)生高亮的功耗報告，顯示模塊類型和實體，以及消耗的功率本次設(shè)計的電路通過Powerplay分析后的功耗報告如圖11所示圖11功耗分析結(jié)果，，I/O 。這個對電路在硬件實現(xiàn)之前的預(yù)功率分析，有助于設(shè)計員根據(jù)結(jié)果調(diào)整設(shè)計方案，以此實現(xiàn)電路在功耗方面達到全面優(yōu)化。通過此次設(shè)計對全加器器的設(shè)計和實現(xiàn)，確實積累和總結(jié)了不少的經(jīng)驗，鍛煉了我的獨立工作和實際動手能力，加深了對計算機中的全加器工作原理的認(rèn)識，提高了對復(fù)雜的綜合性實踐環(huán)節(jié)具有分析問題、解決問題、概括總結(jié)的實際工作能力，對涉及全加器項目的開發(fā)、設(shè)計過程有初步認(rèn)識。經(jīng)過調(diào)試和綜合，用門電路設(shè)計的16位全加器基本設(shè)計完畢。其功能基本符合項目需求，能夠完成16位進位加法的運算。但是由于本人在數(shù)字電路設(shè)計和VHDL語言方面的知識不夠深，還有許多不盡如人意的地方，其中最大的缺憾就是沒有建立16位全加器的真值表，由于工作量太過龐大，無法完成，所以還有待于進一步完善其功能。但我從中學(xué)到了不少的道理，真正的理解到，理論與實踐之間還是有很大的距離，這必將有利于我們以后的學(xué)習(xí)。使我明白，在以后的學(xué)習(xí)中，要不斷的完善自己的知識體系結(jié)構(gòu)，注意理論與實踐的結(jié)合，學(xué)知識關(guān)鍵是要學(xué)活，而不能死記死搬書本上的知識，關(guān)鍵是要會靈活應(yīng)用，這樣所學(xué)到的東西才真正的學(xué)以致用，才達到了學(xué)習(xí)的真正目的！在本次課題程序設(shè)計中，我們學(xué)到了很多東西，通過本次課題程序設(shè)計，無論在理論上還是在實踐中，我們的計算機應(yīng)用水平得到了很大的提升，這對于今后的工作和學(xué)習(xí)都是一種巨大的財富。也使我們明白，在以后的學(xué)習(xí)中，要不斷的完善自己的知識體系結(jié)構(gòu)，注意理論與實踐的結(jié)合，學(xué)知識關(guān)鍵是要學(xué)活，而不能死記死搬書本上的知識，關(guān)鍵是要會靈活應(yīng)用，這樣所學(xué)到的東西才真正的學(xué)以致用，才達到了學(xué)習(xí)的真正目的。
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