課程設(shè)計---4位二進制全加器全減器-其他專業(yè)-資料下載頁
2025-01-19 02:11本頁面
【導讀】使用74LS283構(gòu)成4位二進制全加\全減器。具體要求：1）列出真值表；2）畫出邏輯圖；3）用VerilogHDL進行仿真。加法器是數(shù)字系統(tǒng)中的基本邏輯器件。但寬位加法器的設(shè)計是很耗費資源的，因此在實際。的設(shè)計和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進位速度等兩方面問題。為加法器的構(gòu)成有兩種方式：并行進位和串行進位方式。并行進位加法器設(shè)有并。行進位產(chǎn)生邏輯，運行速度快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行加法器的資源占用差距也會越來越大。本文將采用4位二進制并行加法器作為折中選擇，所選加法器為74LS283，地提高了電路運行速度，下面是對4位全加器電路設(shè)計的具體分析。一種加法器，具有廣泛而重要的應用。其除有加數(shù)位X和Y，還有來自低位的進。這些等式非常類似于全加器中的等式，應該不足為奇。器的構(gòu)成思路來構(gòu)造全減器。此時cin=外部輸入，從而實現(xiàn)了加法功能。
【正文】 begin temp=(39。039。amp。a)+b+ci。 s=temp(0)。 co=temp(1)。 end a。 編譯通過。 第三步：建一 VHD 程序。為程序包，加入全加，半加兩個實例 LIBRARY ieee。 USE 。 PACKAGE add_v IS COMPONENT hadd_v PORT( a, b : IN STD_LOGIC。 s,c : OUT STD_LOGIC)。 END COMPONENT。 COMPONENT fadd_v PORT( a, b,ci: IN STD_LOGIC。 s,co : OUT STD_LOGIC)。 END COMPONENT。 END add_v。 第四步：四位加法器程序 library ieee。 use 。 use 。 entity add4_v is port (A,B:in std_logic_vector(3 downto 0)。 S:out std_logic_vector(3 downto 0)。 cout :out std_logic)。 end add4_v。 architecture x of add4_v is signal N1,N2,N3: std_logic。 begin h0: hadd_v port map (a=A(0),b=B(0),s=S(0),c=N1)。 h1: fadd_v port map (a=A(1),b=B(1),ci=N1,s=S(1),co=N2)。 h2: fadd_v port map (a=A(2),b=B(2),ci=N2,s=S(2),co=N3)。 h3: fadd_v port map (a=A(3),b=B(3),ci=N3,s=S(3),co=cout)。 end x。 結(jié)束。 結(jié)語 通過我們小組成員的共同努力，完成了由 74LS283 構(gòu) 成的 4 位二進制全加器的電路硬件設(shè)計和 Verilog HDL 軟件仿真，最終我們的設(shè)計成果較好地完成了設(shè)計要求，同時我們也在本次設(shè)計過程中進一步掌握了組合邏輯電路的相關(guān)知識以及進一步熟悉 Verilog HDL 語言的應用。
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