課程設(shè)計---4位二進制全加器全減器-其他專業(yè)-wenkub.com
2025-01-15 02:11 本頁面
【正文】 結(jié)語 通過我們小組成員的共同努力，完成了由 74LS283 構(gòu) 成的 4 位二進制全加器的電路硬件設(shè)計和 Verilog HDL 軟件仿真，最終我們的設(shè)計成果較好地完成了設(shè)計要求，同時我們也在本次設(shè)計過程中進一步掌握了組合邏輯電路的相關(guān)知識以及進一步熟悉 Verilog HDL 語言的應(yīng)用。 h2: fadd_v port map (a=A(2),b=B(2),ci=N2,s=S(2),co=N3)。 end add4_v。 use 。 END COMPONENT。 s,c : OUT STD_LOGIC)。 第三步：建一 VHD 程序。 s=temp(0)。 begin temp=(39。 entity fadd_v is port(a,b,ci :in std_logic。 編譯通過 第二步：建一 VHD 程序，全加器。A)+B。 architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0)。 use 。 全減器的真值表（利用 74ls283 構(gòu)成） A3 A2 A1 A0 B3 B2 B1 B0 CIN S3 S2 S1 S0 COUT 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 0 0 0 1 1 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 1 1 0 1 1 0 0 0 1 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 0 0 1 0 0 0 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 0 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 1 0 0 1 0 1 ... ... ... ... ... ... ... ... ..
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