基于vhdl的8位十進(jìn)制頻率計(jì)設(shè)計(jì)-資料下載頁
2025-10-29 21:37本頁面
【導(dǎo)讀】理論與實(shí)踐意義,實(shí)現(xiàn)了電子電路自動(dòng)化的過程。熟悉Max+plusII的軟件的基本使用方法。理解頻率計(jì)的測量原理。掌握VHDL語言的編寫方法。掌握虛擬數(shù)字頻率計(jì)的軟件設(shè)計(jì)。100MHz，數(shù)碼管動(dòng)態(tài)掃描顯示所測的頻率。通過測量待測信號的周期并求其倒數(shù)，需要有標(biāo)準(zhǔn)倍。保證測試精度，測周期法僅適用于低頻信號的測量。直接測頻法就是在確定的閘門時(shí)間內(nèi)，記錄被測。也會產(chǎn)生最大為±1個(gè)脈沖誤差。
【正文】 11 when 100=daout=din(19 downto 16)。 when 101=daout=din(23 downto 20)。 when 110=daout=din(27 downto 24)。 when 111=daout=din(31 downto 28)。 when others=null。 end case。 end process。 sel=sec。 end behav。 顯示模塊 LIBRARY IEEE。 USE 。 ENTITY DELED IS PORT( S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 A,B,C,D,E,F,G,H: OUT STD_LOGIC)。 END DELED。 ARCHITECTURE BEHAV OF DELED IS SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN DATA=S。 PROCESS(DATA) BEGIN CASE DATA IS WHEN 0000=DOUT=00111111。 WHEN 0001=DOUT=00000110。 WHEN 0010=DOUT=01011011。 WHEN 0011=DOUT=01001111。 WHEN 0100=DOUT=01100110。 WHEN 0101=DOUT=01101101。 WHEN 0110=DOUT=01111101。 WHEN 0111=DOUT=00000111。 WHEN 1000=DOUT=01111111。 WHEN 1001=DOUT=01101111。 WHEN 1010=DOUT=01110111。 WHEN 1011=DOUT=01111100。 WHEN 1100=DOUT=00111001。 WHEN 1101=DOUT=01011110。 WHEN 1110=DOUT=01111001。 WHEN 1111=DOUT=01110001。 WHEN OTHERS=DOUT=00000000。 END CASE。 12 END PROCESS。 H=DOUT(7)。 G=DOUT(6)。 F=DOUT(5)。 E=DOUT(4)。 D=DOUT(3)。 C=DOUT(2)。 B=DOUT(1)。 A=DOUT(0)。 END BEHAV。 計(jì)數(shù)器模塊 library ieee。 use 。 entity t10 is port(clk: in std_logic。 clr: in std_logic。 ena: in std_logic。 cq : out integer range 0 to 9。 carry_out: out std_logic)。 end t10。 architecture behav of t10 is signal cqi: integer range 0 to 9。 begin process(clr,clk,ena) begin if(clr=39。139。) then cqi=0。 elsif(clk39。event and clk=39。139。) then if(ena=39。139。) then if(cqi=9) then cqi=0。 carry_out=39。139。 else cqi=cqi+1。 carry_out=39。039。 end if。 end if。 end if。 end process。 cq=cqi。 end behav。 13 下載 到實(shí)驗(yàn)箱 現(xiàn)象 左圖為數(shù)碼管顯示的頻率 第一幅圖顯示 128HZ 第二幅圖顯示 8234HZ 第三幅圖顯示 32847HZ 14 8. 設(shè)計(jì)體會 用 VHDL 來對數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì) , 比較與用芯片搭電路進(jìn)行硬件實(shí)現(xiàn)來說是一種新 的嘗試 ,通過仿真調(diào)試到下載試驗(yàn) ,結(jié)果都能清楚明了地顯示出來 , 相當(dāng)?shù)目旖莺头奖?, 不同模塊之間相互獨(dú)立 , 底層模塊的修改不會影響其他模塊的工作 , 采用這種設(shè)計(jì)方法設(shè)計(jì)結(jié)構(gòu)清晰 , 層次清楚 , 便于對設(shè)計(jì)進(jìn)行修改。 資料 潘松 ， 黃繼業(yè) EDA技術(shù)實(shí)用教程 — VHDL版（第四版） 科學(xué)出版社 2020年 6月
公司管理相關(guān)推薦
鄂ICP備17016276號-1