【導(dǎo)讀】范，本人畢業(yè)論文（設(shè)計）內(nèi)容除特別注明和引用外，均為本人觀點，不存在剽竊、抄襲他人學(xué)術(shù)成果，偽造、篡改實驗數(shù)據(jù)的情況。規(guī)行為，我愿承擔(dān)一切責(zé)任，接受學(xué)校的處理。本課題介紹一種運用MAX+PLUSⅡ軟件基于VHDL的采用自頂而。下設(shè)計方法實現(xiàn)的數(shù)字頻率計。根據(jù)頻率計的基本。單個器件制作完成后,將它們生成庫文件,并產(chǎn)生相應(yīng)的符號,形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。該設(shè)計方法與傳統(tǒng)的設(shè)計方法相比,具

　　

【正文】 CESS(CLK, CLK2) BEGIN IF CLK=39。039。 AND CLK2=39。039。 THEN CLR=39。139。 ELSE CLR=39。039。 END IF。 END PROCESS。 LOCK = NOT CLK2。 EN=CLK2。 END behave。 生成的模塊圖，如圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 35 圖 時基產(chǎn)生與測頻時序控制模塊圖 十進(jìn)制加法計數(shù)器 VHDL 源程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY CB10 IS PORT(CLK,EN,CLR:IN STD_LOGIC。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CB10。 ARCHITECTURE behave OF CB10 IS BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。139。 THEN COUNT10=0000。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF (EN=39。139。) THEN IF (COUNT10=1001)THEN COUNT10=0000。 ELSE COUNT10=COUNT10+39。139。 END IF。 END IF。 END IF。 END PROCESS。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 36 END behave。 生成的模塊圖如圖 圖 待測脈沖計數(shù)模塊 VHDL 源程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY COUNT IS PORT(CLK, EN, CLR: IN STD_LOGIC。 QA,QB,QC,QD:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COUNT。 ARCHITECTURE behave OF COUNT IS COMPONENT CB10 PORT(CLK,EN,CLR: IN STD_LOGIC。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 SIGNAL c2:STD_LOGIC。 SIGNAL c3:STD_LOGIC。 SIGNAL c4:STD_LOGIC。 BEGIN c2=NOT QA(3)。 c3=NOT QB(3)。 c4=NOT QC(3)。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 U2:CB10 PORT MAP(c2,EN,CLR,QB)。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 37 U3:CB10 PORT MAP(c3,EN,CLR,QC)。 U4:CB10 PORT MAP(c4,EN,CLR,QD)。 END behave。 生成的模塊圖如圖 圖 模塊圖 譯碼顯示電路的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY BCD7 IS PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE behave OF BCD7 IS BEGIN PROCESS(BCD) BEGIN CASE BCD IS WHEN 0000 = LED = 0111111。 WHEN 0001 = LED = 0000110。 WHEN 0010 = LED = 1011011。 WHEN 0011 = LED = 1001111。 WHEN 0100 = LED = 1100110。 WHEN 0101 = LED = 1101101。 WHEN 0110 = LED = 1111101。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 38 WHEN 0111 = LED = 0000111。 WHEN 1000 = LED = 1111111。 WHEN 1001 = LED = 1101111。 WHEN others = LED = 0000000。 END CASE。 END PROCESS。 END behave。 生成的模塊圖如圖 圖 譯碼顯示電路模塊圖 鎖存與譯碼顯示控 制模塊 的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY LOCK IS PORT(LOCK:IN STD_LOGIC。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE ART OF LOCK IS SIGNAL QAB,QBB,QCB,QDB:STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 BEGIN PROCESS(LOCK) BEGIN 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 39 IF(LOCK39。EVENT AND LOCK=39。139。)THEN QAB=QA。 QBB=QB。 QCB=QC。 QDB=QD。 END IF。 END PROCESS。 U0:BCD7 PORT MAP(QAB,LEDA)。 U1:BCD7 PORT MAP(QBB,LEDB)。 U2:BCD7 PORT MAP(QCB,LEDC)。 U4:BCD7 PORT MAP(QDB,LEDD)。 END ART。 生成的模塊圖如圖 圖 圖 頂層電路的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY PINLVJI IS PORT(F_IN,CLK:IN STD_LOGIC。 ENT,LOCKT,CLRT:BUFFER STD_LOGIC。 GE,SHI,BAI,QIAN:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END PINLVJI。 ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS :STD_LOGIC。 SIGNAL QAS,QBS,QCS,QDS:STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT CTRL 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 40 PORT(CLK:IN STD_LOGIC。 EN,LOCK,CLR:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT COUNT PORT(CLK,EN,CLR:IN STD_LOGIC。 QA,QB,QC,QD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT LOCK PORT(LOCK:IN STD_LOGIC。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 BEGIN ENT=ENS。 LOCKT=LOCKS。 CLRT=CLRS。 U0:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。 U1:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 U2:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS, GE,SHI,BAI,QIAN)。 END ART。 生成的模塊圖如圖 圖 頂層電路模塊圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 41 參考文獻(xiàn) [1]朱正偉 .EDA 技術(shù)及應(yīng)用 [M].北京 :清華大學(xué)出版社 ,2020. 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