簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)論文cpldvhdl)-資料下載頁
2025-01-13 16:45本頁面
【正文】 。end case。 case bcd is when 0000=seg=00111111。 when 0001=seg=00000110。 when 0010=seg=01011011。 when 0011=seg=01001111。 when 0100=seg=01100110。 when 0101=seg=01101101。 when 0110=seg=01111101。 when 0111=seg=00000111。 when 1000=seg=01111111。 when 1001=seg=01101111。 when 1010=seg=01110111。 when 1011=seg=01111100。 when 1100=seg=00111001。 when 1101=seg=01011110。 when 1110=seg=01111001。 when 1111=seg=01110001。 when others =seg=00000000。 end case。 end process。end architecture art。 LIBRARY IEEE。USE 。ENTITY FREQ ISPORT(ADDER:IN STD_logic_vector(7 downto 0)。 FSIN:IN STD_LOGIC。 CLK:IN STD_LOGIC。 :out std_logic_vector(2 downto 0)。 seg:out std_logic_vector(7 downto 0))。END ENTITY FREQ。ARCHITECTURE ART OF FREQ ISCOMPONENT CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。END COMPONENT CNT10。COMPONENT REG32B IS PORT(LOAD:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。END COMPONENT。 COMPONENT TESTCTL ISPORT (CLK:IN STD_LOGIC。 TSTEN:OUT STD_LOGIC。 CLR_CNT:OUT STD_LOGIC。 LOAD:OUT STD_LOGIC)。END COMPONENT。ponent display isport(clk:in std_logic。 dout:in std_logic_vector(31 downto 0)。 :out std_logic_vector(2 downto 0)。 seg:out std_logic_vector(7 downto 0))。end ponent。 SIGNAL SE,SC,SL:STD_LOGIC。SIGNAL S1,S2,S3,S4,S5,S6,S7,S8:STD_LOGIC。SIGNAL SD,S9:STD_LOGIC_VECTOR(31 DOWNTO 0)。BEGINU0:TESTCTL PORT MAP(CLK=CLK,TSTEN=SE,CLR_CNT=SC,LOAD=SL)。U1:CNT10 PORT MAP(CLK=FSIN,CLR=SC,ENA=SE,CQ=SD(3 DOWNTO 0),CARRY_OUT=S1)。 U2:CNT10 PORT MAP(CLK=S1,CLR=SC,ENA=SE,CQ=SD(7 DOWNTO 4),CARRY_OUT=S2)。U3:CNT10 PORT MAP(S2,SC,SE,SD(11 DOWNTO 8 ),S3)。U4:CNT10 PORT MAP(S3,SC,SE,SD(15 DOWNTO 12),S4)。U5:CNT10 PORT MAP(S4,SC,SE,SD(19 DOWNTO 16),S5)。U6:CNT10 PORT MAP(S5,SC,SE,SD(23 DOWNTO 20),S6)。U7:CNT10 PORT MAP(S6,SC,SE,SD(27 DOWNTO 24),S7)。U8:CNT10 PORT MAP(S7,SC,SE,SD(31 DOWNTO 28),S8)。U9:REG32B PORT MAP(LOAD=SL,DIN=SD(31 DOWNTO 0),DOUT=S9)。U10:DISPLAY PORT MAP(FSIN,S9,COM,SEG)。END ARCHITECTURE ART。 第5章 結(jié)束語在簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)當(dāng)中，基本完成了設(shè)計(jì)任務(wù)書中的基本要求。在調(diào)試的實(shí)驗(yàn)中，簡(jiǎn)易數(shù)字頻率計(jì)能夠準(zhǔn)確的測(cè)試頻率和周期，而且測(cè)量精度基本上滿足指標(biāo)的要求。本文的工作基礎(chǔ)是基于CPLD的數(shù)字頻率計(jì)，利用VHDL語言進(jìn)行單片機(jī)應(yīng)用系統(tǒng)的數(shù)字頻率計(jì)的設(shè)計(jì)，并下載到CPLD中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。使用單片機(jī)完成整個(gè)測(cè)量電路的控制，數(shù)據(jù)處理和顯示輸出。采用兩個(gè)同步測(cè)周期計(jì)數(shù)器進(jìn)行計(jì)數(shù)，并在FPGA中實(shí)現(xiàn)了系統(tǒng)集成，使設(shè)計(jì)更加靈活，可以在許多頻率測(cè)量的設(shè)計(jì)中取代門控計(jì)數(shù)器。文中設(shè)計(jì)的數(shù)字頻率計(jì)，無需選擇量程便可實(shí)現(xiàn)寬頻段高精度的頻率測(cè)量，同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改VHDL源程序，增加一些新功能，滿足不同用戶的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。在設(shè)計(jì)當(dāng)中，由于硬件電路中和測(cè)試設(shè)備的固有的特性，加大了調(diào)試的難度，造成了一些性能指標(biāo)，沒有準(zhǔn)確的達(dá)到任務(wù)書的要求，針對(duì)在設(shè)計(jì)中出現(xiàn)的問題，在今后的的工作中要避免，首先，要充分利用軟件電路和集成電路，使單片機(jī)技術(shù)再此電路扮演重要的角色；其次，要盡量解決電路的干擾問題，掌握一些常用的抗干擾技術(shù)；再次，在以后的工作中要熟練使用電子測(cè)量設(shè)備，以提高測(cè)量效率。致 謝在即將走出大學(xué)校園步入社會(huì)的最后幾個(gè)月，利用我人生當(dāng)中大學(xué)四年的時(shí)間在各位老師諄諄的指導(dǎo)下學(xué)到專業(yè)知識(shí)，我認(rèn)真地做了畢業(yè)設(shè)計(jì)論文簡(jiǎn)易數(shù)字頻率計(jì)。在簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)當(dāng)中，得到了電子通信工程系領(lǐng)導(dǎo)的關(guān)心和支持，特別是應(yīng)電教研室的董蘊(yùn)華老師，在畢業(yè)設(shè)計(jì)但中進(jìn)行了耐心的指導(dǎo)，并提出了合理化的建議，使畢業(yè)設(shè)計(jì)更加完善，衷心感謝我的指導(dǎo)教師董蘊(yùn)華，在她精心指導(dǎo)和耐心幫助下，本課題的研究工作才能順利的進(jìn)行，此外，她的言傳身教將使我終生受益。感謝學(xué)校在畢業(yè)設(shè)計(jì)期間為我提供做好畢業(yè)設(shè)計(jì)的條件以及機(jī)房全體老師的辛勞工作和支持！感謝電子學(xué)院老師和同窗們的關(guān)心和支持！感謝所有幫助過我的人們！參考文獻(xiàn) ,[M].北京:科學(xué)出版社,2001.[M].成都:電子科技大學(xué)出版社,2000.[M].成都:電子科技大學(xué)出版社,2000.、開發(fā)與應(yīng)用[M].西安:西安電子科技大學(xué)出社,2000.,陳海燕,[J].電測(cè)與儀表,2002,(2):2123.,周浩洋,(Lattice)的多功能數(shù)字頻率計(jì) ， Nagle，Bill ，J. David Irwin. Digital Logic Circuit Analysis amp。 Design. Prentice Hall/Pearson. 19995143
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