【正文】 END ART。 U1:COUNT PORT MAP(F_IN,ENS,CLRS,QAS,QBS,QCS,QDS)。 CLRT=CLRS。 BEGIN ENT=ENS。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 COMPONENT LOCK PORT(LOCK:IN STD_LOGIC。 QA,QB,QC,QD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT CTRL 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 40 PORT(CLK:IN STD_LOGIC。 ARCHITECTURE ART OF PINLVJI IS SIGNAL ENS,LOCKS,CLRS :STD_LOGIC。 GE,SHI,BAI,QIAN:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ENTITY PINLVJI IS PORT(F_IN,CLK:IN STD_LOGIC。 生成的模塊圖如圖 圖 圖 頂層電路的 VHDL 源程序 LIBRARY IEEE。 U4:BCD7 PORT MAP(QDB,LEDD)。 U1:BCD7 PORT MAP(QBB,LEDB)。 END PROCESS。 QDB=QD。 QBB=QB。139。 BEGIN PROCESS(LOCK) BEGIN 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 39 IF(LOCK39。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ARCHITECTURE ART OF LOCK IS SIGNAL QAB,QBB,QCB,QDB:STD_LOGIC_VECTOR(3 DOWNTO 0)。 LEDA,LEDB,LEDC,LEDD:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ENTITY LOCK IS PORT(LOCK:IN STD_LOGIC。 生成的模塊圖如圖 圖 譯碼顯示電路模塊圖 鎖存與譯碼顯示控 制模塊 的 VHDL 源程序 LIBRARY IEEE。 END PROCESS。 WHEN others = LED = 0000000。 WHEN 1000 = LED = 1111111。 WHEN 0110 = LED = 1111101。 WHEN 0100 = LED = 1100110。 WHEN 0010 = LED = 1011011。 ARCHITECTURE behave OF BCD7 IS BEGIN PROCESS(BCD) BEGIN CASE BCD IS WHEN 0000 = LED = 0111111。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 END behave。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 37 U3:CB10 PORT MAP(c3,EN,CLR,QC)。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 c3=NOT QB(3)。 SIGNAL c4:STD_LOGIC。 SIGNAL c2:STD_LOGIC。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COUNT。 ENTITY COUNT IS PORT(CLK, EN, CLR: IN STD_LOGIC。 USE 。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 36 END behave。 END IF。 END IF。 ELSE COUNT10=COUNT10+39。139。139。 ELSIF CLK39。139。 END CB10。 ENTITY CB10 IS PORT(CLK,EN,CLR:IN STD_LOGIC。 USE 。 END behave。 LOCK = NOT CLK2。 END IF。 ELSE CLR=39。 THEN CLR=39。 AND CLK2=39。 PROCESS(CLK, CLK2) BEGIN IF CLK=39。 END IF。139。 BEGIN PROCESS ( CLK ) BEGIN IF CLK39。 END CTRL。 CLR:OUT STD_LOGIC。 ENTITY CTRL IS PORT(CLK : IN STD_LOGIC。 USE 。 最后我要感謝學(xué)校給了我這次設(shè)計(jì)機(jī)會(huì)，豐富了知識(shí)的同時(shí)也鍛煉了自己。 同時(shí)我要感謝前人在這方面的成果展示，沒有他們的文獻(xiàn)資料，我也無(wú)法完成這次設(shè)計(jì)。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 33 致謝 經(jīng)過(guò)兩個(gè)多月來(lái)的艱苦努力，我的畢業(yè)論文終于取得了階段性的進(jìn)展。系統(tǒng)分為三大模塊 ， 每個(gè)模塊均用 VHDL 語(yǔ)言編程實(shí)現(xiàn)，使大部分的電路設(shè)計(jì)工作在計(jì)算機(jī)上完成，大幅度地縮短了開發(fā)時(shí)間，提高了工作效率。 經(jīng)過(guò)對(duì)設(shè)計(jì)方案的比較，本課題采用硬件描述語(yǔ)言 VHDL 進(jìn)行數(shù) 字頻率計(jì)的設(shè)計(jì)，基本實(shí)現(xiàn)了所要求的各項(xiàng)指標(biāo)。而高準(zhǔn)確度數(shù)字頻率計(jì)的出現(xiàn)，又使其進(jìn)入了精密標(biāo)準(zhǔn)測(cè)量領(lǐng)域。仿真波形如圖 ： 圖 系統(tǒng)第二次仿真 由多個(gè)仿真結(jié)果可以得出，系統(tǒng)的各項(xiàng)指標(biāo)已滿足設(shè)計(jì)要求，即測(cè)量范圍為 110KHz，測(cè)量誤差控制在 1%內(nèi)，響應(yīng)時(shí)間在 3s 內(nèi)，顯示時(shí)間超過(guò)了 15s。 數(shù)字頻率計(jì)整個(gè)系統(tǒng)的仿真 第一次仿真采用測(cè)試信號(hào) F_IN 的周期為 400us，即頻率為 2500Hz，取時(shí)基信號(hào) CLK的頻率為 1Hz，按照頻率計(jì)的設(shè)計(jì)，應(yīng)該顯示為 2500，對(duì)應(yīng)的七段碼為 5B、 6D、 3F、 3F。 鎖存與譯碼控制電路的仿真圖，如圖 圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 30 當(dāng) LOAD 上升沿到來(lái)時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值 QA、 QB、 QC、 QD 鎖存，并將其 轉(zhuǎn)換為對(duì)應(yīng)的四組七段碼 。 測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真，如圖 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 28 如圖 測(cè)信號(hào)脈沖計(jì)數(shù)器的仿真 在測(cè)信號(hào)脈沖計(jì)數(shù)器中，當(dāng) EN 為高電平， CLR 為低電平時(shí)對(duì)脈沖 CLK計(jì)數(shù)，輸出信號(hào) QA， QB， QC， QD 分別代表脈沖個(gè)數(shù)的個(gè)、十、百、千位。 當(dāng) EN 為高電平時(shí)開始計(jì)數(shù)， 在EN的下降沿，產(chǎn)生鎖存信號(hào) LOCK，它是 EN 取反的值，上跳沿有效，鎖存數(shù)據(jù)后，在下次 EN上升沿到來(lái)之前產(chǎn)生清零信號(hào) CLR。 根據(jù) MAX+PLUSⅡ的文本輸入設(shè)計(jì)方法，可以得到數(shù)字頻率計(jì)三大模塊及整個(gè)系統(tǒng)的仿真圖。 圖 MAX+PLUSⅡ仿真器窗口 將選中波形賦時(shí)鐘信號(hào) 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 25 單擊 Start 開始仿真，出現(xiàn)仿真結(jié)果報(bào)告窗口，本電路仿真結(jié)果報(bào)告中無(wú)錯(cuò)誤、無(wú)警告，如圖 圖 單擊圖 按鈕 , 即可觀察電路仿真結(jié)果 系統(tǒng)設(shè)計(jì)仿真及波形分析 根據(jù) 數(shù)字頻率計(jì) 的功能要求，將 系統(tǒng) 分成 三 個(gè)小模塊 ： 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊， 每個(gè)模塊分別對(duì)應(yīng)輸出一種波形或?qū)崿F(xiàn)其他控制功能。選擇 File\Save，單擊 OK 按鈕保存激勵(lì)信號(hào)波形。單擊 和 按鈕，選擇欲仿真的 I/O 管腳 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 22 圖 節(jié)點(diǎn)輸入對(duì)話框 單擊 OK 按鈕，在 Wavefrom Editor 主窗口中列出仿真電路的輸入、輸出管腳圖。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 21 項(xiàng)目的時(shí)序仿真 以時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路的仿真為例，啟動(dòng) Max+plus II 的Wavefrom Editor 菜單，進(jìn)入波形編輯窗口，如圖 所示。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 20 圖 編譯適配啟動(dòng) MAX+plus II\Compiler 菜單，按 Start 開始編譯，并顯示編譯結(jié)果，生成下載文件。如果此時(shí)不選擇適配芯片的話，該軟件將自動(dòng)把所有適合本電路的芯片進(jìn)行編譯適配，將耗費(fèi)許多時(shí)間。 項(xiàng)目的編譯與適配 點(diǎn)擊 File\Project\Set Project to Current File 設(shè)置此項(xiàng)目為當(dāng)前文件，如圖 所示。 基于 MAX+PLUSⅡ的文本輸入設(shè)計(jì)操作如下： 項(xiàng)目建立與 VHDL 源文件的輸入 打開 MAX+plus II 軟件，如圖 所示。 MAX+plus II 的文本輸入設(shè)計(jì)方法 整個(gè) 數(shù)字頻率計(jì) 系統(tǒng)是 運(yùn)用 MAX+PLUSⅡ 設(shè)計(jì) 的， MAX+PLUSⅡ支持多種HDL 語(yǔ)言的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的 VHDL， Verillog HDL 及 Altera 公司自己開發(fā)的硬件描述 語(yǔ)言 AHDL。 （ 7） 模塊化工具。 （ 5） 完全集成化。 （ 3） MAX+PLUSⅡ 支持 Altera 公司的多種器件，提供了業(yè)界真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。當(dāng)前 MAX+PLUSⅡ軟件提供與多種第三方 EDA工具的接口，其中主要有 Cadance， Modelsim，Synopsys FPGA axpress 和 Synplify。 MAX+PLUSⅡ開發(fā)系統(tǒng)具有很多突出的優(yōu)點(diǎn)，這使它深受用戶的青睞。其豐富的圖形界面，輔之以完整的、可即時(shí)訪問(wèn)的在線文檔，使設(shè)計(jì)人員能夠輕松 、愉快地掌握和使用 MAX＋PLUS II 軟件。 MAX+PLUS II 軟件簡(jiǎn)介 MAX+PLUSⅡ的全稱是 Multiple Array Matrix and Programmable Logic User SystemⅡ（多陣列矩陣及可編程邏輯用戶系統(tǒng)Ⅱ）， ALTERA 公司的MAX+PLUS II 開發(fā)系統(tǒng)是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它可以在多種平臺(tái)上運(yùn)行，能滿足用戶各種各樣的設(shè)計(jì)需要。 本次設(shè)計(jì)數(shù)字頻率計(jì)選用的開發(fā)環(huán)境是美國(guó) ALTERA 公司自行設(shè)計(jì)開發(fā)的 EDA工具 MAX+PLUSⅡ。 結(jié)構(gòu)體描述結(jié)束 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計(jì)） 15 4 數(shù)字頻率計(jì)的仿真及波形分析 EDA 技術(shù)既指輔助人們進(jìn)行電子工程設(shè)計(jì)的各種自動(dòng)化軟件，也指人們進(jìn)行大規(guī)模電子設(shè)計(jì)時(shí)采用的 EDA 軟件的綜合性方法的系統(tǒng)性策略。 U2:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS, GE,SHI,BAI,QIAN)。 U0:CTRL PORT MAP(CLK,ENS,LOCKS,CLRS)。 LOCKT=LOCKS。 END COMPONENT。 QA,QB,QC,QD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 COMPONENT COUNT 待測(cè) 信號(hào) 脈沖計(jì)數(shù) 模塊的引用 PORT(CLK,EN,CLR:IN STD_LOGIC。 EN,LOCK,CLR:OUT STD_LOGIC)。 SIGNAL QAS,QBS,QCS,QDS:STD_LOGIC_VECTOR(3 DOWNT