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數(shù)字頻率計(jì)設(shè)計(jì)論文cpldvhdl編程(參考版)

2025-01-21 15:58本頁(yè)面
  

【正文】 謝謝!。最后,再次向在本次設(shè)計(jì)中給予我大力支持的楊老師及各位老師和同學(xué)表示最誠(chéng)摯的謝意。另外我要特別感謝孫憲福、李贊等同學(xué)!整個(gè)設(shè)計(jì)中都離不開他們的幫助和指導(dǎo)。時(shí)光如水,日月如梭,畢業(yè)設(shè)計(jì)將結(jié)束。無(wú)論是查資料、找文獻(xiàn)還是進(jìn)行電路調(diào)試,她都給了我極大地幫助。它為我以后走上工作崗位奠定了一個(gè)堅(jiān)實(shí)的基礎(chǔ)。經(jīng)編譯后生成的組件如圖:經(jīng)編譯后用 MAXPLUSⅡ 軟件的仿真波形如圖:頻率 /周期測(cè)量仿真波形脈寬 /占空比測(cè)量仿真波形致 謝伴隨著畢業(yè)設(shè)計(jì)的結(jié)束,我的大學(xué)生活也走向了尾聲。GATE1: GATE PORT MAP (CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。CONT2: CNT PORT MAP (CLK=CLKOUT, CLR=CLRC, Q=Q2)。CON:CONTRL PORT MAP (FIN=FOUT,START=START, CLR=CLRTRIG,FSD=INCLK, CLK1=CLK1, EEND=EEND, CLK2=CLK2, CLRC=CLRC)。END PROCESS FENPIN。THEN INCLK=NOT INCLK。EVENT AND FSTD=39。 BEGIN OO=Q1 (7 DOWNTO 0) WHEN SEL=000 ELSE Q1 (15 DOWNTO 8) WHEN SEL=001 ELSE Q1 (23 DOWNTO 16) WHEN SEL=010 ELSE Q1 (31 DOWNTO 24) WHEN SEL=011 ELSE Q2 (7 DOWNTO 0) WHEN SEL=100ELSE Q2 (15 DOWNTO 8) WHEN SEL=101 ELSE Q2 (23 DOWNTO 16) WHEN SEL=110 ELSE Q2 (31 DOWNTO 24) WHEN SEL=111 ELSE 00000000。 SIGNAL CLK1, CLK2, CLKOUT, PUL: STD_LOGIC。 SIGNAL INCLK: STD_LOGIC。 CLKOUT: OUT STD_LOGIC)。 END COMPONENT CONTRL2。COMPONENT CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 END COMPONENT CONTRL。COMPONENT CONTRL ISPORT (FIN, START, CLR, FSD: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 END ENTITY DJDPLJ。 EEND: OUT STD_LOGIC。 SEL: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。ENTITY DJDPLJ IS PORT (CHEKF, FINPUT, CHOICE: IN STD_LOGIC。USE 。END ARCHITECTURE ART。 END IF。THEN CLKOUT=CLK2。ARCHITECTURE ART OF GATE IS BEGIN PROCESS (CLK2, PUL, FSD, CNL) IS BEGIN IF CNL=39。 CLKOUT: OUT STD_LOGIC)。USE 。END ARCHITECTURE RTL。END ENTITY FIN。ENTITY FIN IS PORT (CHKF, FIN, CHOIS: IN STD_LOGIC。自校/測(cè)試頻率選擇模塊 LIBRARY IEEE。END PROCESS。139。139。ELSIF B039。THEN (3)=39。PROCESS (B0, CLR) ISBEGINIF CLR=39。END IF。THEN (2)=39。EVENT AND A0=39。039。139。 END PROCESS。139。139。ELSIF C039。THEN (1)=39。 PROCESS (C0, CLR) IS BEGIN IF CLR=39。 B0=NOT A0。 END PROCESS。039。139。END IF。ELSE PUL=39。IF S=10 THEN PUL=39。ELSE F2=NOT FIN。139。 S(1)=(2)。 SIGNAL S: STD_LOGIC_VECTOR (1 DOWNTO 0)。ARCHITECTURE ART OF CONTRL2 IS SIGNAL : STD_LOGIC_VECTOR (3 DOWNTO 1)。ENDD, PUL:OUT STD_LOGIC)。USE 。測(cè)脈寬、占空比控制模塊 LIBRARY IEEE。 CLK2=FSD AND 1。 EEND=1。 END PROCESS。THEN 1=START。EVENT AND FIN=39。039。139。ARCHITECTURE ART OF CONTRL IS SIGNAL 1: STD_LOGIC。 CLK1, EEND, CLK2, CLRC: OUT STD_LOGIC)。USE 。END ARCHITECTURE ART。 END PROCESS。THEN CNT=CNT+1。EVENT AND CLK=39。THENCNT=00000000000000000000000000000000。 BEGIN PROCESS (CLK, CLR) IS BEGIN IFCLR=39。END ENTITY CNT。ENTITY CNT IS PORT (CLK, CLR: IN STD_LOGIC。USE 。同時(shí)我也發(fā)現(xiàn)自己在實(shí)際操作中的不足,這也我需要加強(qiáng)的方面。但在實(shí)際的設(shè)計(jì)開發(fā)過(guò)程中我也接觸到了很多現(xiàn)實(shí)與理論之間的不同差距,這就需要我把以往的理論學(xué)習(xí)運(yùn)用到實(shí)踐中去。尤其是 CPLD 方面,從開始了解到現(xiàn)在熟練地掌握、應(yīng)用和編程,應(yīng)該說(shuō)是一大進(jìn)步。使我在以前的學(xué)習(xí)中不夠清晰的概念得以清晰化,同時(shí)鍛煉和培養(yǎng)了我的動(dòng)手能力,對(duì)自己以后的工作有極大的幫助,并使我真正接觸到在系統(tǒng)開發(fā)的過(guò)程中所遇到的實(shí)際問(wèn)題。占空比的測(cè)量方法是通過(guò)測(cè)量脈沖記錄 CNT2 的計(jì)數(shù)值 N1,然后將輸入信號(hào)反相,在測(cè)量脈沖寬度,測(cè)得 CNT2 計(jì)算值 N2 則可以計(jì)算出:占空比=N1/(N1+N2)100%結(jié) 論畢業(yè)設(shè)計(jì)是我大學(xué)四年的最后一課,是我對(duì)所學(xué)知識(shí)的檢驗(yàn)與提高。CONTRL2 子模塊的主要特點(diǎn)是:電路的設(shè)計(jì)保證了只有CONTRL2 被初始化后才能工作,否則 PUL 輸出始終為零。(4)在被測(cè)脈沖的下沿到來(lái)時(shí),CONTRL2 的 PUL 端輸出低電平,計(jì)數(shù)器 CNT2 被關(guān)斷。(2)將 GATE 的 CNL 端置高電平,表示開始脈沖寬度測(cè)量,這時(shí) CNT2 的輸入信號(hào)為 FSD。CONTRL2 模塊的 PUL 端與GATE 的輸入端 PUL 連接。該信號(hào)的上沿和下沿信號(hào)對(duì)應(yīng)于未處理時(shí)的被測(cè)信號(hào) 50%幅度是的上沿和下沿。圖 51 測(cè)頻與測(cè)周期控制部分電路 計(jì)數(shù)部件設(shè)計(jì)圖 51 中的計(jì)數(shù)器 CNT1/CNT2 是 32 位二進(jìn)制計(jì)數(shù)器,通過(guò)DSEL 模塊的控制,單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。(4)計(jì)數(shù)結(jié)束后,CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束,單片機(jī)得到此信號(hào)后,即可利用 ADRC()、ADRB()、 ADRA()分別讀回 CNT1 和 CNT2 的計(jì)數(shù)值,并根據(jù)等精度測(cè)量公式進(jìn)行運(yùn)算,計(jì)算出被測(cè)信號(hào)的頻率或周期值。(2)由預(yù)置門控信號(hào)將 CONTRL 的 START 端置高電平,預(yù)置門開始定時(shí),此時(shí)由被測(cè)信號(hào)的上升沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù),同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。各模塊功能和工作步驟如下: 測(cè)頻/測(cè)周的實(shí)現(xiàn)被測(cè)信號(hào)脈沖 CONTRL 模塊的 FIN 端輸入,標(biāo)準(zhǔn)信號(hào)從CONTRL 的 FSD 端輸入, CONTRL 的 CLR 是此模塊電路的工作初始化信號(hào)輸入端。(7)SEL[2..0]():計(jì)數(shù)值讀出選通控制。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。(4)CHOICE():自校/測(cè)頻選擇,CHOICE=1 測(cè)頻;CHOICE=0 自校。(2)CLR/TRIG():當(dāng) TF=0 時(shí)系統(tǒng)全清零功能;當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動(dòng) CNT2,進(jìn)行脈寬測(cè)試計(jì)數(shù)。(3)結(jié)構(gòu)描述法,采用并行處理語(yǔ)句描述設(shè)計(jì)實(shí)體內(nèi)的結(jié)構(gòu)組織和元件互連關(guān)系。用 VHDL 語(yǔ)言描述結(jié)構(gòu)體功能有 3 種方法:(1)行為描述法:采用進(jìn)程語(yǔ)句,順序描述被稱為設(shè)計(jì)的行為。另一類是 PLD,ASIC 芯片制造商提供的庫(kù) [2]。庫(kù)有兩種,一種是用戶自行生成的 IP 庫(kù),有些集成電路設(shè)計(jì)中心開發(fā)了大量的工程軟件,有不少好的設(shè)計(jì)范例。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào);結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。 VHDL 程序結(jié)構(gòu) 一個(gè) VHDL 程序包含實(shí)體(Entity) 、結(jié)構(gòu)體(Architecture) 、配置(Configuration) 、包集合(Package ) 、庫(kù)(Library )5 個(gè)部分。這家公司不僅是硬件生產(chǎn)廠商,也是 EDA 工具開發(fā)商,它的 EDA 工具 MAX+PLUSII,Quartus 由于人機(jī)界面友好、易于使用、性能優(yōu)良,而受到 FPGA,CPLD 器件設(shè)計(jì)人員的歡迎。重復(fù)利用他人的 IP 模塊和軟核(Soft Core)是 VHDL 的特色,許多設(shè)計(jì)不必個(gè)個(gè)都從頭再來(lái),只要在更高層次上把 IP
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