【正文】 pin options按鈕，彈出deviceamp。pin options窗口。 在General項(xiàng)中選中autorestart configuration after error,使對FPGA的配置失敗后能自動重新配置，并加入JTAG用戶編碼。 選擇配置器件工作方式在configuration項(xiàng)中，其下方的Generate pressed bitstreams處打勾，這樣就能產(chǎn)生用于EPCS的POF壓縮配置文件。在Configuration 選項(xiàng)頁，選擇配置器件為EPCS1，其配置模式選擇為active serial。在Unused pins項(xiàng)，將目標(biāo)器件閑置引腳狀態(tài)設(shè)置高阻態(tài)，即選擇As input,tristated。 設(shè)置閑置引腳狀態(tài) 全程編譯設(shè)置好前面的內(nèi)容之后，就可以進(jìn)行編譯了。選擇Processing菜單中start pilation，在窗口的下方processing欄中顯示編譯信息。 全程編譯成功完成完成后在工程管理窗口左是角顯示了工程ledarray 的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等。（1）新建一個矢量波形文件，同時打開波形編輯器。設(shè)置仿真時間為50us,。（2）將工程ledarray的端口信號名選入波形編輯器中，所選的端口有clk,及總線keyc和keyr。設(shè)置clk的時鐘周期為2us，占空比為50%。 選擇仿真控制仿真器參數(shù)設(shè)置。選擇菜單Assignment中的Settings，在Settings窗口下選擇Simulator，在右側(cè)的simulation mode項(xiàng)下選擇timing，即選擇時序仿真。選擇simulation options欄，確認(rèn)選定simulation coverage reporting。 毛刺檢測Glitch detection 為1ns 寬度。選中Run simulation until all vector stimuli 全程仿真?，F(xiàn)在所有設(shè)置進(jìn)行完畢，在菜單processing項(xiàng)下選擇start simulation，直到出現(xiàn)simulation was successful，仿真結(jié)束 。仿真文件simulation report 通常會自動彈出，否則選擇processing224。simulation report 。 仿真波形輸出Quartus II可以實(shí)現(xiàn)硬件描述語言或網(wǎng)表文件對應(yīng)的RTL電路圖的生成。選中Tools菜單中的Netlist 項(xiàng)，在出現(xiàn)的下拉菜單中有三個選項(xiàng)：RTL viewer,即HDL的RTL級圖形觀察器。Technology Map Viewer,即HDL對應(yīng)的FPGA底層門級布局觀察器；State Machine viewer,即HDL對應(yīng)的狀態(tài)機(jī)觀察器。選擇第一項(xiàng)可以打開ledarray工程的RTL電路圖。 RTL電路圖程序調(diào)試的時候，要將整個系統(tǒng)程序分成不同的功能塊進(jìn)行調(diào)試，最后再加以整合。程序調(diào)試一定要細(xì)心，一定要有耐心，只有這樣才能取得最后的成功。6系統(tǒng)功能、指標(biāo)參數(shù)本實(shí)驗(yàn)要達(dá)到的最終目標(biāo)是：在1616點(diǎn)陣上滾動顯示出事先設(shè)定好的漢字，并設(shè)定一些功能鍵，在按下相應(yīng)的鍵時，漢字的滾動速度以及方向可以調(diào)整，并可以顯示一些特殊圖案。結(jié) 論經(jīng)過這段時間的努力，我的畢業(yè)論文終于完成并定稿。本設(shè)計是通過對VHDL語言的編程來控制FPGA，然后再通過FPGA控制1616LED點(diǎn)陣來實(shí)現(xiàn)漢字動畫顯示。畢業(yè)論文是本科階段一次非常難得的理論與實(shí)際相結(jié)合的機(jī)會，通過這次比較完整的論文設(shè)計，我擺脫了單純的理論知識學(xué)習(xí)狀態(tài)，和實(shí)際設(shè)計的結(jié)合鍛煉了我的綜合運(yùn)用所學(xué)的專業(yè)基礎(chǔ)知識，解決實(shí)際問題的能力，同時也提高了查閱文獻(xiàn)資料、設(shè)計手冊、設(shè)計規(guī)范以及電腦編程的能力，而且通過對局部的取舍，以及對細(xì)節(jié)的斟酌處理，都使我的能力得到了一定程度的鍛煉，經(jīng)驗(yàn)得到了豐富，并且意志品質(zhì)力，抗壓能力及耐力也都得到了不同程度的提升。這是我們都希望看到也是我們進(jìn)行畢業(yè)論文的意義所在。雖然畢業(yè)論文內(nèi)容繁多，過程繁瑣但我的收獲更加豐富。方案的選擇、VHDL語言的程序設(shè)計、動畫顯示的設(shè)計、系統(tǒng)最后的調(diào)試以及仿真，我都隨著設(shè)計的不斷深入而不斷熟悉并學(xué)會應(yīng)用。和老師的溝通交流更使我從經(jīng)濟(jì)以及條件方面的因素對設(shè)計有了新的認(rèn)識也對自己提出了新的要求。在設(shè)計過程中碰到了很多讓我頭痛的問題，象如何完成漢字的動畫滾動顯示，這也是本設(shè)計的關(guān)鍵，由于以前對這方面的知識沒有做過多了解，讓我意識到只能通過跟指導(dǎo)老師以及專業(yè)知識扎實(shí)的同學(xué)請教，翻閱相關(guān)資料，以達(dá)到更好的去了解和理解難題。提高是有限的但提高也是全面的，正是這么一次設(shè)計讓我積累了無數(shù)實(shí)際經(jīng)驗(yàn)，使我的頭腦更好的被知識武裝了起來，也必然會讓我在未來的工作學(xué)習(xí)中表現(xiàn)出更高的的應(yīng)變能力，更強(qiáng)的溝通力和理解力。從不知道如何寫畢業(yè)論文，到順利完成本次畢業(yè)設(shè)計，這給了我很大的信心，讓我了解專業(yè)知識的同時也對本專業(yè)的發(fā)展前景充滿了信心。 本著此設(shè)計的背景：基于可編程FPGA器件進(jìn)行系統(tǒng)芯片集成的新設(shè)計方法，正在快速地替代基于PCB板的傳統(tǒng)設(shè)計方式（使用單片機(jī)、存儲器和控制邏輯電路來進(jìn)行PCB板級的系統(tǒng)集成）。在這樣的發(fā)展趨勢下，這次的設(shè)計讓我順應(yīng)時代突破自我將其圓滿完成，甚是開心。在以后的工作道路上，我也會更加關(guān)注這方面的知識，來不斷完善自己的專業(yè)知識，一步一步的提高自己的動手能力。致 謝通過這一階段的努力，我的畢業(yè)論文《LED點(diǎn)陣動畫顯示控制的VHDL程序?qū)崿F(xiàn)》終于完成了，這意味著大學(xué)生活即將結(jié)束。在大學(xué)階段，我在學(xué)習(xí)上和思想上都受益匪淺，這除了自身的努力外，與各位老師、同學(xué)和朋友的關(guān)心、支持和鼓勵是分不開的。在本論文的寫作過程中，我的導(dǎo)師賀澤凡教授傾注了大量的心血，從選題到任務(wù)書、審題表、開題報告，從寫作提綱，到一遍又一遍地指出稿中的具體問題，嚴(yán)格把關(guān)，循循善誘，在此我表示衷心感謝。同時我還要感謝在我學(xué)習(xí)期間給我極大關(guān)心和支持的各位老師以及關(guān)心我的同學(xué)和朋友。寫作畢業(yè)論文是一次再系統(tǒng)學(xué)習(xí)的過程，畢業(yè)論文的完成，同樣也意味著新的學(xué)習(xí)生活的開始。我將銘記我曾是一名中南林業(yè)科技大學(xué)涉外學(xué)子，在今后的工作中把學(xué)校的優(yōu)良傳統(tǒng)發(fā)揚(yáng)光大。 時間的倉促及自身專業(yè)水平的不足，整篇論文肯定存在尚未發(fā)現(xiàn)的缺點(diǎn)和錯誤。懇請閱讀此篇論文的老師、同學(xué)，多予指正，不勝感激！ 參考文獻(xiàn)：[1] :科學(xué)出版社,2006[2] :國防工業(yè)出版社,2004[3] :機(jī)械工業(yè)出版社,2002[4] :上海大學(xué)出版社,2000[5] ：西安電子科技大學(xué)出版社，2002[6] ，：中國電力出版社，2007[7] ：電子工業(yè)出版社，2002[8] ：電子工業(yè)出版社，2002[9] （EDA）：成都電子科技大學(xué)出版社，2000[10] ：清華大學(xué)出版社，2000[11] ．清華大學(xué)出版社，2005年10月．1[12] ．模擬電子技術(shù)基礎(chǔ)．清華大學(xué)，2006年5月．4[13] ．北京，1998年12月．150。[14] . 北京：清華大學(xué) ，1998[15] 田源. ，2004[16] 諸呂矜. LED顯示屏系統(tǒng)原理. 2000[17] [18] .中國電力出版社 ， 20