【正文】 ENABLE CLOCK VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 32 頁 復制組合邏輯以提高速度 ? 如果 Logic Replication選項被選中， Foundation會自動復制組合邏輯 —— 速度 /面積的交易 ? 通過復制組合邏輯，將邏輯合并入一個 Slice中，減少了邏輯級數(shù) ? 你的邏輯表達會影響映射結果。 — 減少函數(shù)輸入（扇入）來適合 Slice， 可以提高邏輯密度和速度。 可以寫成 ptr = (14=39。 可以寫成 ptr = (others=39。 這個語句一定要寫，否則 Rst信號會被綜合成寄存器 Data0到 Data31CE端 的一個輸入 elsif rising_edge(Clk) then DataValid = f(x)。 D CE Q R P D CE Q R P VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 21 頁 XCV1004的例子 ? 3級邏輯的速度有多快？ ? 布線時延大致可估算為與邏輯時延相等 — 下面 Slice的時延是 Tilo， 從 F,G經(jīng)過 LUT輸出的時延 D CE Q D CE Q Tcko+布線 +Tilo+布線 +Tilo + 布線 + Tilo +布線 + Tdick ++++++++ = 或者 110MHz VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 22 頁 速度估計 ? 用邏輯時延作為網(wǎng)絡時延的估計 ? 已知系統(tǒng)的時鐘頻率，可以估計允許的邏輯深度 — 和功能需求相對照，修改設計以滿足性能需要。 ? 避免 采樣不到和采樣到中間態(tài)的 方法是 滿足時延要求 ? 系統(tǒng)中的最大時延決定了系統(tǒng)的速度，也決定了系統(tǒng)能正常工作的最大時鐘頻率。 process(Counter, Clk) begin if Counter=―11‖ then 組合邏輯用作寄存器的異步復位， 為異步設計， 禁止?。?！ Counter = ―00‖。 end if。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ and Counter/=―11‖ then Counter = Counter + 1。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 if Counter=―1110‖ then 注意和異步設計中 TC信號的比較 此處 TC為寄存器輸出 TC = ?1‘。 SynInput = Delay。 signal InputReg: std_logic。 end if。 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 6 頁 門產(chǎn)生的時鐘有問題 ? 此例中，計數(shù)終點信號會產(chǎn)生毛刺，使用該信號作時鐘會引起問題。怎么回事？ 異步設計也許在特定布線下能工作，但布線改變后就不行了。VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 1 頁 VHDL設計風格和實現(xiàn) VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 2 頁 內容概述 一、同步設計 二、速度 三、資源 四、其他 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 3 頁 一、同步設計 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 4 頁 什么是同步設計？ ? 同步設計：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過時鐘來同步的。很危險吧？ ? 我的設計通過了時間仿真，但上板調試時不干活。 MSB布線更短，信號變化先到達與門。 end process。 signal Delay: std_logic。 end if。 else TC = ?0‘。 end if。 end if。 end if。 elsif rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 D CLK Q CLK D Q 當建立時間不夠時，會采樣到中間態(tài)， 最后的采樣結果不確定。 ? 在 50 MHz下使用 XCV1004的例子 : 時鐘周期 20 ns 一級布線時延 5 ns (Tcko + T + Tick) Tcko+Tick= 允許增加時延 =15 ns 每增加一級的時延 / ~2 ns (Tilo + T) Tilo= 允許增加的級數(shù) =7~10 Slices Tcko T Tilo T Tilo T Tick Slice Slice Slice Slice 注意此 Slice中使用了 LUT，所以建立時間是 Tick而不是 Tdick， 這種映射結果減少了一級布線時延 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 23 頁 對高扇出的網(wǎng)絡使用全局驅動 ? 設計中，有高扇出的時鐘使能、 IOB三態(tài)以及其他信號嗎 ? ? 使用剩余的 BUFG來驅動它們，以達到更小的歪斜和更高的性能 ? 使用 BUFG， 時鐘和 CE輸入的歪斜可以小于 1ns ? 使用 BUFG的方法，實例化 BUFG， 將相應信號連接上去 D CE Q R P CE or OE or RST INPUT CLOCK BUFG VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 24 頁 使用全局復位有助于提高速度 ? 所有的 觸發(fā)器 在上電時通過全局置位 /復位（ GSR） 網(wǎng)絡進行初始化 ? 你可以通過實例化（ instantiating ） STARTUP 元件（ primitive）訪問GSR網(wǎng)絡。 Data = g(y)。039。39。 ? 取反不耗費資源（ free)。 — 扇出大于 1的網(wǎng)絡可能在 Slice之外。 — 生成序列可以覆蓋的地址空間為 2n1,全 0不包含在序列中。最后給出相當于 ASIC的門數(shù) 資源估計 Design Summary Number of errors: 0 Number of warnings: 644 Number of Slices: 1,147 out of 1,200 95% Slice Flip Flops: 735 4 input LUTs: 1,046 (1 used as a routethru) Dual Port RAMs: 312 Number of Slic