【正文】 es containing unrelated logic: 0 out of 1,147 0% Number of bonded IOBs: 85 out of 98 86% IOB Flip Flops: 68 Number of Block RAMs: 10 out of 10 100% Number of GCLKs: 2 out of 4 50% Number of GCLKIOBs: 2 out of 4 50% Number of DLLs: 1 out of 4 25% Number of Startups: 1 out of 1 100% Number of RPM macros: 9 Total equivalent gate count for design: 224,805 Additional JTAG gate count for IOBs: 4,176 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 47 頁 可以把查找表用作 RAM ?使用 CoreGen或 LogiBLOX， 可以用 LUT生成 RAM ?選擇功能 單 /雙端口 同步 /異步 深度擴展時，基于 BUFT還是 LUT ? 選擇大小 沒有浪費的資源 可擴展為需要的大小 ?選擇位置 布置在基片的任何地方 鄰近關鍵電路以提高速度 ?選擇編程方法 通過啟動時的比特流 通過設計中的操作 ?易于使用 Address Data WE Distributed RAM Clock Data 2 Address 2 Optional Dual Port VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 48 頁 使用 RAM作狀態(tài)寄存器可以節(jié)約資源 ? 和觸發(fā)器比， Slice密度提高為 16： 1 — 而且 FPGA的布線更容易 ? 例如 10個 16位可讀寫狀態(tài)寄存器需要 : — 160個寄存器，即 80個 Slice ? 使用 RAM, 同樣 10個狀態(tài)寄存器需要： — 16個 4輸入 LUT, 即 8個 Slice ? 也可以用 RAM實現(xiàn)移位寄存器 vs. 寄存器 . RAM VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 49 頁 四、其他 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 50 頁 IPAD IBUF IN1_PAD IN1 IOB IN1_PAD ? 設置歪斜率以控制輸出速度 — 缺省歪斜率較慢，可減小噪音 — 當速度更重要時，使用快速歪斜率。 ? 設計的輸入不應該懸空。 ? 滿足時延要求的 FPGA建立時間由 : 全局時鐘時延 Tbufg 、板上時延 Tbrd和上游器件的輸出時間 Tco(up)決定。 38Mhz – 16bit 加法器（使用進位） 8 Slices amp。這對 CPLD（ 如 XC9500） 來說是比較合適的。039。 ptr(12 downto 7) = 可以寫成 ptr(12 downto 7) = (others=39。 end process。 — 使用 GSR， 可以節(jié)約通用布線資源，減小布線時延，提高系統(tǒng)速度 — 不要連接 GSR到觸發(fā)器的復位、置位輸入端 ? 任何信號 （ 如內(nèi)部信號、外部輸入等）都可以連接到 GSR，但該信號必須在設計中定義。 ? 由于存在時鐘歪斜， Flop B到 Flop C的實際時延為 +=， 在 100MHz下就不能工作。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 end process。 end if。 end if。 signal TC: std_logic。 process(SynInput, AsynInput) begin if SynInput=?1‘ then 此置位為寄存器信號，為同步設計，可行 InputReg = ?0‘。 TC為 組合邏輯輸出 process(TC) begin if rising_edge(TC) then 使用組合邏輯輸出作時鐘，是異步設計，禁止！??！ flop = … end if。由于與門為電平敏感，會輸出高電平的毛刺，從而引起寄存器的誤動作。 ? 要小心，時鐘信號可別產(chǎn)生毛刺啊。 ? 異步設計：上游數(shù)據(jù)發(fā)生變化的時機是不確定的，甚至會出現(xiàn)中間態(tài)。 FPGA本身有什么變化嗎？ 如果采用的是異步設計，能否工作有很多無法控制的隨機因素。 異步設計中，設計者老要想著去消除時鐘、異步復位信號以及鎖存器使能端的毛刺，但這一點在異步設計中很困難，甚至不可能。 signal flop: std_logic。 ?一個時鐘周期內(nèi)的多次電平變化被認為是抖動（毛刺），最后只得到一個上升沿。 end process。 TC = ?‘。 signal TC: std_logic。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 signal s: std_logic。 end process。 ? 當時鐘來臨時，寄存器輸入發(fā)生變化，會采樣到中間態(tài)。 D Q INPUT CLOCK D Q D Q Flop C Flop B Flop A VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 20 頁 時延級數(shù)怎么算 ? ? FPGA的時延 通常 布線占 50%，邏輯占 50% ? 不要忘記了時鐘到輸出的時間 (tco， 輸出時間 )和時鐘到建立的時間 (tsu， 建立時間 ) 邏輯時延級數(shù)總會包括這兩級。 這樣，寄存器的復位端不會被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 ptr = 000 amp。 ptr = 00 amp。 ? 一個查找表能實現(xiàn)其輸入形成的任何邏輯函數(shù) — 相當于編址 ROM， 將輸入作為地址，查找出函數(shù)結果。 ? 記住四輸入查找表！ 狀態(tài)機可能會有很多的扇入，和大量的反饋，對速度不利 ? 使用 One Hot, 并限制輸入狀態(tài)數(shù)，使輸入限制到 45，可以達到最高的速度。 44Mhz ? 通過進位的串行實現(xiàn)可以提高密度 — 每個 Slice可以實現(xiàn) 2位 — 進位鏈 。 ? 可選擇全部、部分或無時延 ? 缺省為全時延，以使保持時間的需求為 0 ? 可在 UCF中進行控制。 OE OBUFE T OBUFT OE T