華為vhdl設(shè)計(jì)風(fēng)格和實(shí)現(xiàn)-展示頁(yè)
2025-01-25 11:01本頁(yè)面
【正文】 T CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 14 頁(yè) 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 end if。 else TC = ?0‘。 elsif rising_edge(Clk) then Counter = Counter + 1。 process(TC, Clk) begin if TC=?1‘ then 此復(fù)位為寄存器信號(hào)，為同步設(shè)計(jì)，可行 Counter = ―0000‖。 signal TC: std_logic。 end if。 process(Clk) begin if rising_edge(Clk) then Delay = InputReg。 end if。 process(SynInput, AsynInput) begin if SynInput=?1‘ then 此置位為寄存器信號(hào)，為同步設(shè)計(jì)，可行 InputReg = ?0‘。 signal Delay: std_logic。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 10 頁(yè) 相應(yīng)的 VHDL代碼 signal AsynInput: std_logic。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 8 頁(yè) 毛刺和同步設(shè)計(jì) u 組合邏輯的毛刺通?？偸谴嬖?，難于甚至無(wú)法消除 u 毛刺只有在異步設(shè)計(jì)中（連接到時(shí)鐘、異步復(fù)位、鎖存器的使能端）才存在問(wèn)題 u 在同步設(shè)計(jì)中，由于寄存器在時(shí)鐘沿才會(huì)動(dòng)作，只要能滿(mǎn)足時(shí)延要求，就能確保采樣到穩(wěn)定正確的結(jié)果 u 毛刺無(wú)法消除，但其造成的問(wèn)題卻可以消除 — 采用同步設(shè)計(jì)并達(dá)到時(shí)延要求 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 9 頁(yè) 安全同步化異步輸入一例 ——去抖動(dòng)邏輯 D Q R 異步輸入 系統(tǒng)時(shí)鐘 同步輸入 設(shè)備外圍 D Q D Q 延遲一個(gè)周期后才復(fù)位，確保 D端輸入脈沖至少 有一個(gè)周期的寬度，沒(méi)有中間態(tài) 異步輸入的信號(hào)變化時(shí)機(jī)和寬度不確定， 有抖動(dòng)（毛刺），不能直接被同步系統(tǒng)正確采樣 ?該邏輯確保能正確得到異步輸入的上升沿。 TC為 組合邏輯輸出 process(TC) begin if rising_edge(TC) then 使用組合邏輯輸出作時(shí)鐘，是異步設(shè)計(jì)，禁止！?。? flop = … end if。 end process。 process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1。 signal TC: std_logic。由于與門(mén)為電平敏感，會(huì)輸出高電平的毛刺，從而引起寄存器的誤動(dòng)作。 MSB布線(xiàn)更短，信號(hào)變化先到達(dá)與門(mén)。 異步設(shè)計(jì)可能會(huì)產(chǎn)生以下問(wèn)題 ： 同步設(shè)計(jì)的一個(gè)簡(jiǎn)單原則 : 永遠(yuǎn)不要將組合邏輯產(chǎn)生的信號(hào)用作時(shí)鐘、異步復(fù)位 /置位。 ? 快速 FPGA中的觸發(fā)器會(huì)對(duì)非常窄的毛刺信號(hào)作出反應(yīng)。 ? 要小心，時(shí)鐘信號(hào)可別產(chǎn)生毛刺啊。很危險(xiǎn)吧？ ? 我的設(shè)計(jì)通過(guò)了時(shí)間仿真，但上板調(diào)試時(shí)不干活。 ? 我的設(shè)計(jì)原來(lái)可以工作，但將 FPGA重新布線(xiàn)后，就不行了。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 5 頁(yè) 為什么要做同步設(shè)計(jì) ? ? 兩年前我做的 FPGA設(shè)計(jì)，現(xiàn)在卻不能工作。 ? 異步設(shè)計(jì)：上游數(shù)據(jù)發(fā)生變化的時(shí)機(jī)是不確定的，甚至?xí)霈F(xiàn)中間態(tài)。VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 1 頁(yè) VHDL設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 2 頁(yè) 內(nèi)容概述 一、同步設(shè)計(jì) 二、速度 三、資源 四、其他 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 3 頁(yè) 一、同步設(shè)計(jì) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 4 頁(yè) 什么是同步設(shè)計(jì)？ ? 同步設(shè)計(jì)：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過(guò)時(shí)鐘來(lái)同步的。 只要能滿(mǎn)足時(shí)延要求，就可以 確保下游邏輯單元能正確采樣到上游數(shù)據(jù)。 下游邏輯對(duì)上游數(shù)據(jù)的采樣是不確定的，會(huì)發(fā)生數(shù)據(jù)傳遞的錯(cuò)誤。 FPGA本身有什么變化嗎？ 如果采用的是異步設(shè)計(jì)，能否工作有很多無(wú)法控制的隨機(jī)因素。怎么回事？ 異步設(shè)計(jì)也許在特定布線(xiàn)下能工作，但布線(xiàn)改變后就不行了。時(shí)間仿真對(duì)不對(duì)？ 對(duì)于異步設(shè)計(jì)，通過(guò)了時(shí)間仿真也不一定能正常工作。 ? 要小心，異步復(fù)位可別有毛刺啊。 異步設(shè)計(jì)中，設(shè)計(jì)者老要想著去消除時(shí)鐘、異步復(fù)位信號(hào)以及鎖存器使能端的毛刺，但這一點(diǎn)在異步設(shè)計(jì)中很困難，甚至不可能。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 6 頁(yè) 門(mén)產(chǎn)生的時(shí)鐘有問(wèn)題 ? 此例中，計(jì)數(shù)終點(diǎn)信號(hào)會(huì)產(chǎn)生毛刺，使用該信號(hào)作時(shí)鐘會(huì)引起問(wèn)題。與門(mén)會(huì)“感知”到 1111的中間態(tài)。 布線(xiàn)更短 此處會(huì)產(chǎn)生毛刺，并且與計(jì)數(shù)器的時(shí)鐘無(wú)關(guān) MSB 0111 1000 計(jì)數(shù)器 的操作為： 0111 1111 1000 因?yàn)?MSB更快 計(jì)數(shù)器 flop MSB 此處的與門(mén)為電平敏感 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 7 頁(yè) 相應(yīng)的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 signal flop: std_logic。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 end process。 ?一個(gè)時(shí)鐘周期內(nèi)的多次電平變化被認(rèn)為是抖動(dòng)（毛刺），最后只得到一個(gè)上升沿。 signal InputReg: std_logic。 signal SynInput: std_logic。 if rising_edge(AsynInput) then InputReg = ?1‘。 end process。 SynInput = Delay。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 11 頁(yè) D Q3 Async R INPUT CLOCK Counter Q2 Q1 Q0 D Q 同步設(shè)計(jì)方法中 TC的生成和使用 對(duì)照前面異步設(shè)計(jì)中 TC生成和使用的例子 TC VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 12 頁(yè) 相應(yīng)的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 signal flop: std_logic。 TC = ?‘。 if Counter=―1110‖ th
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