vhdl數(shù)字電子鐘的設(shè)計(jì)與實(shí)現(xiàn)論文-展示頁
2025-07-05 20:35本頁面
【正文】 來實(shí)現(xiàn)，分別組成兩個(gè)六十進(jìn)制(秒、分)、一個(gè)二十四進(jìn)制(時(shí))的計(jì)數(shù)器；整電報(bào)時(shí)電路以門電路、觸發(fā)器及揚(yáng)聲器構(gòu)成，要求在離整點(diǎn)差5秒時(shí)，每1秒鐘鳴叫一次，共響5次，前四次為低音512Hz，最后一聲為高音1024Hz；星期計(jì)數(shù)器是用四個(gè)D觸發(fā)器組成；校時(shí)電路是由與非門構(gòu)成的雙穩(wěn)態(tài)觸發(fā)器，用來對“星期”、“時(shí)”、“分”、“秒”顯示數(shù)字進(jìn)行調(diào)整的；譯碼顯示電路選用BCD7段鎖存譯碼／驅(qū)動(dòng)器CC4511構(gòu)成，再經(jīng)過設(shè)計(jì)一個(gè)電子鐘，具有時(shí)、分、秒顯示功能，在計(jì)時(shí)過程中具有報(bào)時(shí)功能，同時(shí)能對時(shí)、分進(jìn)行校對，在使用74LS290輸入脈沖時(shí)能夠顯示一周的星期,具有一分鐘鬧鈴功能.實(shí)驗(yàn)儀器: 74LS161(7片),74LS48(BCD_7段譯碼器), 74LS29(4片),門電路及單次按鍵,琴鍵開關(guān)2． VHDL的介紹1）VHDL語言 數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。 通過數(shù)字電子鐘的設(shè)計(jì)，鞏固計(jì)算機(jī)組成原理課程，理論聯(lián)系實(shí)際，提高分析、解決計(jì)算機(jī)技術(shù)的實(shí)際問題的獨(dú)立工作能力；掌握用VHDL語言編制簡單的小型模塊，學(xué)會(huì)數(shù)字鐘的設(shè)計(jì)方法,熟悉集成電路的使用方法,初步掌握電子鐘的設(shè)計(jì)方法并實(shí)現(xiàn)時(shí)間的顯示和校對，以及報(bào)時(shí)的功能，并能對數(shù)字電子鐘進(jìn)行擴(kuò)展。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。隨時(shí)提醒這些容易忘記時(shí)間的人。但是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。 時(shí)間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當(dāng)前的時(shí)間。在這里我們將已學(xué)過的比較零散的數(shù)字電路的知識(shí)有機(jī)的、系統(tǒng)的聯(lián)系起來用于實(shí)際，來培養(yǎng)我們的綜合分析和設(shè)計(jì)電路的能力。基于VHDL數(shù)字電子鐘的設(shè)計(jì)與實(shí)現(xiàn) 學(xué)生：范新鈞 080307039 指導(dǎo)老師：唐飛VHDL 與 單片機(jī)的關(guān)系摘 要：本課程設(shè)計(jì)完成了數(shù)字電子鐘的設(shè)計(jì)，數(shù)字電子鐘是一種用數(shù)字顯示秒、分、時(shí)的計(jì)時(shí)裝置，由于數(shù)字集成電路技術(shù)的發(fā)展和采用了先進(jìn)的石英技術(shù)，它使數(shù)字鐘具有走時(shí)準(zhǔn)確、性能穩(wěn)定、攜帶方便等優(yōu)點(diǎn)。數(shù)字鐘已成為人們?nèi)粘Ｉ钪斜夭豢缮俚谋匦杵?，廣泛用于個(gè)人家庭以及辦公室等公共場所，給人們的生活帶來極大的方便。關(guān)鍵詞：電子鐘；門電路及單次按鍵；琴鍵開關(guān)一. 引言20紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無傷大雅。所以，要制作一個(gè)定時(shí)系統(tǒng)。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無機(jī)械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。因此，此次設(shè)計(jì)與制作數(shù)字鐘就是為了了解數(shù)字鐘的原理， 課程設(shè)計(jì)的內(nèi)容本次設(shè)計(jì)以數(shù)字電子為主，實(shí)現(xiàn)對時(shí)、分、秒、星期數(shù)字顯示的計(jì)時(shí)裝置,、時(shí)鐘脈沖模塊、電源模塊、時(shí)鐘譯碼顯示電路模塊、整點(diǎn)報(bào)時(shí)模塊、校時(shí)模塊、星期模塊等幾部分組成。它源于美國國防部提出的超高速集成電路（Very High Speed Integrated Circuit，簡稱VHSIC）計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，（簡稱93版）。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可
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