vhdl程序設(shè)計(jì)及應(yīng)用-wenkub.com
2024-10-13 21:50 本頁(yè)面
【正文】 D3。 VARIABLE x： INTEGER； VARIABLE y： REAL； x： =INTEGER（ y）； y： =REAL（ x） 2. 函數(shù)轉(zhuǎn)換法 TO_STD LOGIC VECTOR( ) TO_BIT VECTOR( ) TO_STD LOGIC( ) TO_BIT( ) 運(yùn)算操作符 1. 算術(shù)運(yùn)算符 ⑴ 一元算術(shù)運(yùn)算符： +、 、 ABS ⑵ 一元算術(shù)運(yùn)算符： +、 、 *、 /、 MOD、 REM、 ** 2. 關(guān)系運(yùn)算符 ： =、 /=、 、 、 =、 = 3. 邏輯運(yùn)算符 ： ⑴ 一元邏輯運(yùn)算符： NOT ⑵ 二元邏輯運(yùn)算符： AND、 OR、 NAND、 NOR、 XOR 4. 連接運(yùn)算符 ： amp。記錄 （ RECORDE） 類型； 實(shí)數(shù) （ REAL） 、 浮點(diǎn)數(shù) （ FLOATING） 類型； （ 自然數(shù) ） （ NATURAL） ， 正整數(shù)（ POSITIVE） 這兩種數(shù)據(jù)是整數(shù)的子類 ， NATURAL類數(shù)據(jù)為取 0和 0以上的正整數(shù)；而 POSITIVE 則只能為正整數(shù) 。 例如： 20 μs，100 ns， 3 sec。 （ TIME） 時(shí)間是一個(gè)物理量數(shù)據(jù) 。 （ STRING） 字符串是由雙引號(hào)括起來(lái)的一個(gè)字符序列 ， 也稱字符矢量或字符串組 。例如，‘ B?不同于‘ b?。它能進(jìn)行關(guān)系運(yùn)算。 在這里位矢量前面的 X表示是十六進(jìn)制 。 位數(shù)據(jù)可以用來(lái)描述數(shù)字系統(tǒng)中總線的值 。 實(shí)數(shù)有正負(fù)數(shù) ， 書(shū)寫(xiě)時(shí)一定要有小數(shù)點(diǎn) 。 ”進(jìn)行算術(shù)運(yùn)算。在 VHDL語(yǔ)言語(yǔ)義約束中，對(duì)類型的要求反映在賦 值語(yǔ)句的目標(biāo)與源的一致，表達(dá)式中操作的一致，子類型 中約束與類型的一致等許多方面。信號(hào)是硬件中連線的抽象描述，他們的功能是保存變化的數(shù)據(jù)值和連接子元件，信號(hào)在元件的端口連接元件。進(jìn)程對(duì)信號(hào)敏感而不對(duì)變量敏感 。信號(hào)賦值至少要有 δ 延時(shí)；而變量賦值沒(méi)有 。 信號(hào)賦值語(yǔ)句舉例： x = y。 信號(hào)（ SIGNAL） 信號(hào)賦值語(yǔ)句表達(dá)式為： 目標(biāo)信號(hào)名 = 表達(dá)式； 符號(hào) “ =” 表示賦值操作 ， 即將數(shù)據(jù)信息傳入 。 例如定義變量： VARIABLE a， b := REAL； VARIABLE x， y := BIT_VECTOR（ 0 TO 7）； 信號(hào)是電子電路內(nèi)部硬件連接的抽象。 變量定義語(yǔ)句的格式為： VARIABLE 變量名 : 數(shù)據(jù)類型 : 約束條件 := 初始值； 例如： VARIABLE n: INTEGER RANGE 0 TO 15 := 2。 通常在程序開(kāi)始前進(jìn)行賦值 ， 該值的數(shù)據(jù)類型在說(shuō)明語(yǔ)句中說(shuō)明 。盡管 VHDL仿真綜合時(shí)不區(qū)分大小寫(xiě)，但一個(gè)優(yōu)秀的硬件程序設(shè)計(jì)師應(yīng)該養(yǎng)成良好的習(xí)慣。標(biāo)識(shí)符規(guī)則是 VHDL語(yǔ)言中符號(hào)書(shū)寫(xiě)的一般規(guī)則，為 EDA工具提供了標(biāo)準(zhǔn)的書(shū)寫(xiě)規(guī)范。 END and2_cfg。 END and2_v。 USE 。 可通過(guò)修改 FOR語(yǔ)句選擇一個(gè)結(jié)構(gòu)體與實(shí)體配對(duì)。 u4: and4 PORT MAP(s(0), s(1), s(2), s(3), y)。 BEGIN u0: xnor2 PORT MAP(a(0), b(0), s(0))。 COMPONENT and4 PORT(in1,in2,in3,in4: IN STD_LOGIC。 END dataflow。 ENDIF。 y: OUT STD_LOGIC)。 END p4_con?；菊Z(yǔ)法形式為： 其中說(shuō)明語(yǔ)句的形式多樣。每一個(gè)同或門完成兩個(gè)四位二進(jìn)制數(shù)中某一對(duì)應(yīng)位的比較運(yùn)算。 u3: xnor2 PORT MAP(a(3), b(3), s(3))。 SIGNAL s: STD_LOGIC(0 TO 3)。 END COMPONENT。 y: OUT STD_LOGIC)。 END dataflow。 ENTITY p4 IS PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0)。 END PROCESS p。 END p4。 用行為描述法設(shè)計(jì)四位比較器 LIBRARY IEEE。 END mux8。 ARCHITECTURE rtl OF muj IS SIGNAL s1： BIT SIGNAL s2， s3： STD_LOGIC_VECTOR (0 TO 3)。 并行處理語(yǔ)句 是結(jié)構(gòu)體功能描述的主要語(yǔ)句。 3。 結(jié)構(gòu)體名 原則上可以是任意合法的標(biāo)識(shí)符。 四位全加器實(shí)體說(shuō)明程序 ENTITY add4 IS PORT（ a， b： IN STD_LOGIC_VECTOR（ 3 downto 0）； Ci： IN STD_LOGIC； Sum： OUT STD_LOGIC_VECTOR（ 3 downto 0）； Co： OUT STD_LOGIC）； END add4； 端口名 端口模式 數(shù)據(jù)類型 add4 a[3..0] b[3..0] Ci Sum[3..0] Co 四位全加器電路圖 結(jié)構(gòu)體 結(jié)構(gòu)體的格式 ARCHITECTURE 結(jié)構(gòu)體名 OF 實(shí)體名 IS [定義語(yǔ)句 ]； BEGIN [并行處理語(yǔ)句 ]； END 結(jié)構(gòu)體名； 結(jié)構(gòu)體描述實(shí)體的結(jié)構(gòu)或行為。 端口模式： IN（輸入）、 OUT（輸出）、 INOUT（雙向）、 BUFFER（輸出 并向內(nèi)部反饋）。它的值可由設(shè)計(jì)實(shí)體的外部提供，因此可以通過(guò)對(duì)它的重新設(shè)定而改變一個(gè)元件或?qū)嶓w的內(nèi)部電路結(jié)構(gòu)和規(guī)模。 END and2x。 ENTITY and2 IS PORT(a, b: IN STD_LOGIC。實(shí)體部分描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體描述系統(tǒng)的內(nèi)部電路。VHDL程序設(shè)計(jì)及應(yīng)用 浙江科技學(xué)院信息學(xué)院 楊 翊 VHDL的主要優(yōu)點(diǎn) 功能強(qiáng)大，描述力強(qiáng) 可移植性好 研制周期短，成本低 可以延長(zhǎng)設(shè)計(jì)的生命周期 VHDL語(yǔ)言 VHDL語(yǔ)言的程序結(jié)構(gòu) VHDL程序設(shè)計(jì)采用自頂向下的模塊設(shè)計(jì)方法。配置用于從庫(kù)中選取所需
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1