【正文】 regg_out =reg2_out。 END IF。 sysbus:=mdr。 IF data_r(13)=39。 mdr := mem(TO_INTEGER(mar))。 IF data_r(7)=39。 ELSIF data_r(8)=39。139。 THEN load_MAR=39。 END IF。 IF acc=zero THEN z_flag =39。 acc := acc and UNSIGNED(mdr)。 IF data_r(21)=39。 ELSIF IR_out(1 downto 0)=10THEN IF data_r(11)=39。139。139。 END IF。 THEN ALU_add=39。 THEN ALU_ACC=39。 reg_out=reg1。139。139。 END IF。139。139。 ENd if。139。 op = instr_reg(word_w1 DOWNTO word_wop_w)。 sysbus :=00amp。 IF data_r(9)=39。 IR IF data_r(14)=39。139。 count = UNSIGNED(mdr(word_wop_w1 DOWNTO 0))。 IF data_r(17)=39。139。 add_r_out = add_r。 END IF。 ELSIF data_r(4 DOWNTO 0)=11100 THEN IF z_flag=39。 add_r := UNSIGNED(temp)。)。039。 mar := (OTHERS =39。)。039。 acc := (OTHERS =39。)。039。 BEGIN reg2:=00000111。 VARIABLE microcode : microcode_array。 VARIABLE reg1 : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 CONSTANT zero : UNSIGNED(word_w1 DOWNTO 0):=(OTHERS =39。 SIGNAL reg2_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL mar_out : UNSIGNED(word_wop_w3 DOWNTO 0)。 SIGNAL count : UNSIGNED(word_wop_w1 DOWNTO 0)。 10, 5=op2slv(jmp1)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 01, 4= op2slv(sta) amp。 001amp。 SIGNAL mem : mem_array。 op_out : OUT STD_LOGIC_VECTOR(op_w1 DOWNTO 0)。 output : OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。ENTITY CPU ISPORT( clock : IN STD_LOGIC。END PACKAGE BODY cpu_defs。 end if。 FUNCTION op2slv(op:IN opcode) RETURN STD_LOGIC_VECTOR IS BEGIN RETURN trans_table(op)。 FUNCTION op2slv(op:in opcode) RETURN STD_LOGIC_VECTOR。 CONSTANT rfill: STD_LOGIC_VECTOR(op_w1 downto 0):=(others =39。USE 。EA=0，將累加器的相加結(jié)果送到內(nèi)部數(shù)據(jù)總線。由于EDA=1，數(shù)據(jù)寄存器DR的輸出呈高阻態(tài)，于是將其與內(nèi)部數(shù)據(jù)總線切斷。 （12）在T5=1節(jié)拍期間，IPC=1，在CLK上升沿到來時(shí)，PC執(zhí)行PC+1操作，即PC內(nèi)容由011變成100。 （10）在T3=1節(jié)拍期間，IMAR=0，在CLK上升沿到來時(shí)，MAR將PC的011存入，存儲(chǔ)器的地址線為011。在第8個(gè)CLK下降沿到達(dá)時(shí)，T7節(jié)拍結(jié)束，開始第2條指令的T0節(jié)拍。在第6個(gè)CLK下降沿到達(dá)時(shí)，T5節(jié)拍結(jié)束，開始T6節(jié)拍。在第4個(gè)CLK下降沿到達(dá)時(shí)，T3節(jié)拍結(jié)束，開始T4節(jié)拍。當(dāng)IPC=1時(shí)，且在第3個(gè)CLK上升沿到來時(shí)，PC執(zhí)行PC+1操作，=0，第3個(gè)CLK的上升沿到來時(shí)，內(nèi)部數(shù)據(jù)總線上的操作碼存入指令寄存器IR，并進(jìn)行譯碼，譯碼輸出為L(zhǎng)D=1；表明下一步應(yīng)取操作數(shù)。第1個(gè)CLK的下降沿到達(dá)時(shí)，T0節(jié)拍結(jié)束，開始T1節(jié)拍。END A。 END IF。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ENTITY DR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)寄存器DR 說明：用來暫時(shí)存放由主存儲(chǔ)器讀出的一條指令或數(shù)據(jù) 數(shù)據(jù)寄存器DR程序流程圖 說明：當(dāng)IDR=1且時(shí)鐘信號(hào)CLK上升沿到來時(shí)，將被選中的存儲(chǔ)單元中的數(shù)據(jù)存入DR。END PROCESS。BEGIN PROCESS(CS,WR) VARIABLE MEM:MEMORY。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。 地址寄存器功能仿真 波形分析：輸入等于輸出，當(dāng)?shù)刂芳拇嫘盘?hào)IMAR=0時(shí)，將地址輸入，ADDR_IN設(shè)置為000到100循環(huán)，ADDR_OUT輸出也是對(duì)應(yīng)的000到1000。 END IF。 CLK:IN STD_LOGIC。當(dāng)IMAR=0且時(shí)鐘信號(hào)CLK上升沿到來時(shí)，將地址存入，并直接輸出到存儲(chǔ)器的地址線上. LIBRARY IEEE。END A。 END IF。END PC。USE 。 程序計(jì)數(shù)器模塊程序流程圖 說明：程序計(jì)數(shù)器的作用是確定下一條指令的地址。 END PROCESS。 BEGIN IF(COUNTER=25000000)THEN COUNTER:=0。END ENTITY。 LIBRARY IEEE。如果IR中儲(chǔ)存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應(yīng)的操作指令LD,ADD,HALT。 END PROCESS。ADD=’0’。 WHEN”11000110”=LD=’0’。 END PROCESS。ARCHITECTURE A OF IR ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 OWNTO 0)。 IIR:IN STD_LOGIC。如果IR中儲(chǔ)存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應(yīng)的操作指令LD，ADD，HALT。END A。 TEMP(6)=TEMP(5)。 TEMP(2)=TEMP(1)。 TEMP(6)=’0’。 TEMP(2)=’0’。 T6=TEMP(6)。 T2=TEMP(2)。END COUNTER。USE ?？沈?yàn)證波行無(wú)誤，CTRL模塊功能設(shè)計(jì)成功。 ISUM=not (t5 and add)。 IIR=not t2。 END IF。 ISUM=not (t5 and add)。 IIR=not t2。END ENTITY。 CLK: IN STD_LOGIC。USE 。 ACC功能仿真 波形分析：CLK周期為10ns，當(dāng)時(shí)鐘發(fā)生且為上升沿的時(shí)候，輸入控功能制信號(hào)IA=0時(shí)，實(shí)現(xiàn)輸入，把輸入數(shù)據(jù)設(shè)置成從00000000到11111111依次遞增1，當(dāng)IA=0輸入數(shù)據(jù)，輸出=輸入，當(dāng)IA=1數(shù)據(jù)沒有被輸入，出輸出仍為上次輸入，所以輸出為00000000，00000010，00000100......由仿真波形可知，ACC模塊設(shè)計(jì)功能成功實(shí)現(xiàn)。39。 END PROCESS。039。 DATA_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 累加器模塊 說明：實(shí)現(xiàn)8位模型機(jī)的累加器 累加器ACC程序流程圖 說明：設(shè)置一個(gè)中間信號(hào)REGQ，輸入信號(hào)是DATA_IN，輸出信號(hào)時(shí)DATA_OUT，兩個(gè)控制信號(hào)分別是IA輸入控制信號(hào)和EA輸出控制信號(hào)。 ALU_OUT=ALU_TEMP。 )。ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LIBRARY IEEE。本模型機(jī)的指令流程如下： 1）第一條指令LD A ，6 ；將立即數(shù)6送入A。 模型機(jī)的總體設(shè)計(jì)要求 要設(shè)計(jì)一個(gè)模型計(jì)算機(jī)，它由十個(gè)功能部件組成，具體是存儲(chǔ)器，時(shí)鐘信號(hào)源，節(jié)拍發(fā)生器，操作控制器，程序計(jì)數(shù)器，地址寄存器，累加器，算術(shù)邏輯單元，指令寄存器和指令譯碼器。一條指令就是機(jī)器語(yǔ)言的一個(gè)語(yǔ)句，用它來說明機(jī)器硬件應(yīng)完成什么樣的基本操作。單擊“Processing”菜單下的“Generate Functional Netlist”命令后會(huì)自動(dòng)創(chuàng)建功能仿真網(wǎng)絡(luò)表。功能仿真是忽略延時(shí)的仿真，是理想的仿真。左鍵雙擊“Name”下方空白處，彈出“Insert Node or Bus”對(duì)話框。 （1）仿真文件的生成。 設(shè)計(jì)仿真的目的就是在軟件環(huán)境下，驗(yàn)證電路的行為和思想是否一致。單擊保存文件按鈕，彈出對(duì)話框?qū)⑤斎氲腣HDL語(yǔ)言程序保存為vhd文件，名字與實(shí)體名相同，單擊“保存”按鈕即可保存文件。在“Device Design Files”頁(yè)面下雙擊“VHDL File”選項(xiàng)（或選中該項(xiàng)后單擊“OK”按鈕）后建立新文件。Quartus II支持多時(shí)鐘定時(shí)分析、LogicLock基于塊的設(shè)計(jì)、SOPC、內(nèi)嵌SignalTap II邏輯分析儀、功率估計(jì)器等高級(jí)工具。軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的Internet技術(shù)，設(shè)計(jì)人員可以直接通過Internet獲得Altera的技術(shù)支持。Quartus II可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調(diào)用這些工具。 有關(guān)Quartus II 的介紹Quartus II是Altera公司在21世紀(jì)初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUS II的更新?lián)Q代產(chǎn)品。 －－庫(kù) USE .。配置用于從庫(kù)中選取所需元件安裝到設(shè)計(jì)單元的實(shí)體中。例如，輸入輸出是否有矛盾，有無(wú)未加處理的輸入信號(hào)，是否允許使能等。每個(gè)模塊完成一定的邏輯功能。（1）確定電路具體功能。 可以延長(zhǎng)設(shè)計(jì)的生命周期。 可移植性好。因此，VHDL設(shè)計(jì)的生命周期與其他設(shè)計(jì)方法相比是最長(zhǎng)的。這些描述可以從最抽象的系統(tǒng)級(jí)直到最精確的邏輯級(jí)，甚至門級(jí)。目前常用的硬件描述語(yǔ)言有AHDL、ABEL、VHDL、Verilog HDL等等。2 基于VHDL編程的基礎(chǔ)知識(shí) VHDL語(yǔ)言概述VHDL(Very High Speed Integrated Circuit Hardware Description Language)即超高速集成電路硬件描述語(yǔ)言。目前，計(jì)算機(jī)技術(shù)正朝著微型化、巨型化、網(wǎng)絡(luò)化、智能化、多媒體化等方向發(fā)展?？蓪⒂?jì)算機(jī)的發(fā)展過程分成以下幾個(gè)階段：第一代為電子管計(jì)算機(jī)；第二代為晶體管計(jì)算機(jī)；第三代為中小規(guī)模集成電路計(jì)算機(jī)；第四代為大規(guī)模、超大規(guī)模集成電路計(jì)算機(jī)；第五代為巨大規(guī)模集成電路新一代計(jì)算機(jī)（1990年至現(xiàn)在）。主要電子器件相繼使用了真空電子管，晶體管，中、小規(guī)模集成電路和大規(guī)模、超大規(guī)模集成電路，引起計(jì)算機(jī)的幾次更新?lián)Q代。 而在國(guó)外電子計(jì)算機(jī)要比我們?cè)缡畮啄?。第五階段（1992年至今） 1993年，中國(guó)第一臺(tái)10億次巨型銀河計(jì)算機(jī)II型通過鑒定。1987年，第一臺(tái)國(guó)產(chǎn)的286微機(jī)——長(zhǎng)城286正式推出?！缎畔⒔粨Q用漢字編碼字符集基本集》GB 2312—1980國(guó)家標(biāo)準(zhǔn)正式發(fā)布實(shí)施。我國(guó)臺(tái)灣省臺(tái)中農(nóng)學(xué)院發(fā)明了第一代倉(cāng)頡輸入法。1972年，每秒運(yùn)算11萬(wàn)次的大型集成電路通用數(shù)字電子計(jì)算機(jī)研制成功。1965年，中國(guó)第一臺(tái)百萬(wàn)次集成電子計(jì)算機(jī)DJSⅡ型的操作系統(tǒng)編制完成。1960年，中國(guó)第一臺(tái)大型通用電子計(jì)算機(jī)——107型通用電子計(jì)算機(jī)研制成功，其字長(zhǎng)32位，內(nèi)存容量為1024B，有加減乘除等16條指令，主要用于彈道計(jì)算。從20世紀(jì)50年代