【正文】 End Block SEVEN_SEGMENT。 BCD_CODE = ACC 。 END IF 。 QA= 39。 END IF 。139。039。 QA = 39。139。 RST = RR2 。 END IF 。 NC = NC + 1 。 N 。 ELSE IF FN39。 BEGIN PROCESS(CLK,FN,RST) BEGIN IF RST = 39。 CLEAR = RR2 。 THEN R1 = R0 。 FF = ( NOT F(3) AND F(2) AND NOT F(1) AND NOT F(0)) OR (NOT AND NOT F(1) AND F(0) ) 。 end case 。139。 end case 。6 when 10011 = N = 0111 。2 when 00110 = N = 0011 。139。 begin PROCESS(clk) 《 基于 VHDL 的電子密碼鎖設(shè)計與實現(xiàn) 》 第 29 頁 共 32 頁 begin Z = CLK_KEYBOARD amp。 U3: debouncing PORT MAP ( d_in = key_in(2) , d_out = C(2) , clk = CLK )。 CLK_SCAN = SEL 。 CLK = Q(0) 。139。 Signal S:STD_LOGIC_VECTOR(1 DOWNTO 0)。 LED_COM = 39。 CLK_DEBOUNCE = CLK 。 SEG7 Display Signal BEGIN ******************************************* 《 基于 VHDL 的電子密碼鎖設(shè)計與實現(xiàn) 》 第 27 頁 共 32 頁 CONNECTION OUT_NUMB = N 。 ** RR2 = Clear SIGNAL QA, QB, BB : STD_LOGIC 。 SIGNAL OUT_FUNC : STD_LOGIC_VECTOR(3 downto 0) 。 SIGNAL FN : STD_LOGIC 。 SIGNAL CLK_DISPLAY : STD_LOGIC_VECTOR(1 downto 0) 。 end ponent 。 END elec_lock 。 1:LOCK, 0:UNLOCK NUMB_CNT : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) 。 FLAG_FUNC : OUT STD_LOGIC 。 ********************************************* ENTITY elec_lock IS PORT ( CLK_4M : IN STD_LOGIC 。 USE 。 其次，我要感謝幫助過我的同學(xué)，他們也為我解決了不少我不太明白的設(shè)計商的難題。 對于這一整個電子密碼鎖系統(tǒng) ,設(shè)計的程序已經(jīng)基本實現(xiàn)了預(yù)期的所有功能 ,充分利用了 EDA 設(shè)計中的優(yōu)點 , 將各模塊以文件頂層設(shè)計的方式讓所有子程序串聯(lián)在了一起 ,通過滿足某個條件而實現(xiàn)相關(guān)功能 .顯然這個系統(tǒng) 的設(shè)計已經(jīng)完成 ,也基本達到了作為數(shù)字密碼鎖的絕大部分功能。鎖內(nèi)設(shè)置的密碼值可以選取 00 至 FF 中任一個 ,共計 28 種。一切就緒后 ,按下編程器窗口中的 “program”按 鈕 , 設(shè) 計 的 內(nèi) 容 就 下 載 到 FPGA 芯 片 EP1 K30 TC14423 中去了。由圖 44 可以看出 ,當(dāng)給 load 一個低電平后 ,就可以進行修改密碼的操作了。輸入的開鎖密碼串行順序裝入 shif t 中 ,并用 lamp 顯示輸入密碼的位數(shù)。波形文件 lock. scf 建好并存盤后 ,選擇菜單 “Max +plusⅡ ”→ “simulator”, 啟動仿真操作 ,結(jié)束后觀察仿真波形。為 了 選 擇EP1 K30 TC14423 器件 ,應(yīng)將此欄下方標(biāo)有 “Showonly Fastest Speed Grades” 的勾消去 ,以便顯示出所有速度級別的器件。 密碼鎖顯示模塊 密碼鎖顯示電路： 圖 34 密碼鎖顯示電路原件例化 模塊外部信號端口 DATA－ BCD:密碼信號輸入端口 BLOCK:密碼鎖狀態(tài)信號顯示燈 4 系統(tǒng)仿真 當(dāng)各個模塊分別編譯成功后 ,則創(chuàng)建一個個元件符號。存儲新密碼時 ,輸入一位密碼 ,密碼位數(shù)加 1。 密碼鎖輸入電路主要程序 ： KEY＿ DECODER： BLOCK SIGNALZ： STD＿ LOGIC＿ VECTOR（ 4 DOWNTO 0） －－按鍵位置 BEGIN PROCESS（ CLK） BEGIN Z＜＝ C＿ KEYBOARD ＆ C； IF CLK＇ EVENT AND CLK＝＇ 1＇ THEN CASE Z IS 《 基于 VHDL 的電子密碼鎖設(shè)計與實現(xiàn) 》 第 18 頁 共 32 頁 WHEN＂ 11101＂＝＞ N＜＝＂ 0000＂； －－ 0 WHEN＂ 00011＂＝＞ N＜＝＂ 0001＂； －－ 1 WHEN＂ 00101＂＝＞ N＜＝＂ 0010＂； －－ 2 WHEN＂ 00110＂＝＞ N＜＝＂ 0011＂； －－ 3 WHEN＂ 01011＂＝＞ N＜＝＂ 0100＂； －－ 4 WHEN＂ 01101＂＝＞ N＜＝＂ 0101＂； －－ 5 WHEN＂ 01110＂＝＞ N＜＝＂ 0110＂； －－ 6 WHEN＂ 10011＂＝＞ N＜＝＂ 0111＂； －－ 7 WHEN＂ 10101＂＝＞ N＜＝＂ 1000＂； －－ 8 WHEN＂ 10110＂＝＞ N＜＝＂ 1001＂； －－ 9 WHEN OTHERS＝＞ N＜＝＂ 1111＂； END CASE； END IF； IF CLK＇ EVENT AND CLK＝＇ 1＇ THEN CASE Z IS WHEN＂ 11011＂＝＞ F＜＝＂ 0100＂ ；－－ * ＿ LOCK WHEN＂ 11110＂＝＞ F＜＝＂ 0001＂ ；－－＃＿ UNLOCK WHEN OTHERS＝＞ F＜＝＂ 1000＂； END CASE； END IF； END PROCESS； 這段程序的作用是通過按鍵產(chǎn)生的信號進行譯碼，判斷按鍵是數(shù)字還是上鎖、解鎖控制信號。同時 ,密碼修改控制信號LA 置高電平。 (1) 輸入密碼 密碼鎖輸入電路： 圖 33 密碼鎖輸入電路原件例化 （ 1）模塊外部信號端口 CLK－ 1K：時鐘脈沖輸入端口 KEY－ IN：按鍵輸入端口 CLK＿ SCAN：鍵盤掃描序列 仿真時用 DATA＿ N：數(shù)字輸出端口 DATA＿ F：功 能輸出端口 FLAG＿ N：數(shù)字輸入標(biāo)志 FLAG＿ F：功能輸入標(biāo)志 EMLOCK：密碼鎖控制信號輸出端口 《 基于 VHDL 的電子密碼鎖設(shè)計與實現(xiàn) 》 第 17 頁 共 32 頁 DATA－ BCD：按鍵顯示輸出端口 （ 2）模塊內(nèi)部信號 ACC：暫存鍵盤輸入信息 REG：密碼存儲位置 RR2：寄存器清零信號 R1， R0：模塊內(nèi)部信號，二者差分生成清零信號 NC：移位寄存器 QA， QB：上鎖、解鎖控制信號 密碼輸入值的比較主要有兩部分 ,密碼位數(shù)和內(nèi)容 ,任何一個條件不滿足 ,都不能打開鎖。串行數(shù)字 鎖的報警方式是點亮指示燈 L F ,并使喇叭鳴叫 ,直到按下復(fù)位開關(guān) ,報警才停止。 模塊 CEN TRE 是整個設(shè)計的核心 ,它實現(xiàn)密碼鎖的邏輯功能。 END xiao_arc 。 tmp3 : = not tmp2 。 ARCHITECTURE xiao_arc OF xiaopro IS 《 基于 VHDL 的電子密碼鎖設(shè)計與實現(xiàn) 》 第 15 頁 共 32 頁 SIGNAL tmp1 : std_logic 。 USE IEEE. std_logic_1164. ALL 。但由于它們是由按鍵產(chǎn)生的 ,其產(chǎn)生時刻和持續(xù)時間長短是隨機的 ,并且存在因開關(guān)簧片反彈引起的電平抖動現(xiàn)象。 ELSIF CLK＇ EVENT AND CLK＝＇ 1＇ THEN Q＜＝ D。 消抖同步模塊 鍵盤的輸入電路部分又分為鍵盤去抖電路和密碼鎖輸入電路，下面先介紹鍵盤去抖電路部分。 END IF 。 BEGIN IF clk ! event AND clk = ! 1 ! THEN IF t = 99 THEN t : = 0 。 ENTITY fen IS PORT(clk :in std_logic 。 方波生成模塊 方波生成模塊 FEN 分頻產(chǎn)生占空比為 1 :100 的方波 ,用于消除抖動。對于不同層次的模塊 , 應(yīng)采用不同的輸入方式進行描述。 （ 4） 可初始化密碼。 各模塊原 理及程序 電子密碼鎖的核心部分是控制器 ,該部分的輸入輸出信號已有明確的定義如表 所示 :知道了輸入輸出后 ,就可以進行設(shè)計了。此電子密碼鎖系統(tǒng)的主程序需要的標(biāo)準(zhǔn)程序包： USE IEEE． STD＿ LOGIC＿ 1164． ALL。其中 8 個為一組 ,用來顯示已經(jīng)輸入密碼的個數(shù) ,剩余兩個 ,一個為開鎖綠色指示燈 L T 。 VHDL的應(yīng)用已成為當(dāng)今以及未來 EDA 解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計的核心 [18]。然后，利用電子設(shè)計自動化（ EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。 （ 5）庫（ LIBRARY） 庫具體對程序包聲明的數(shù)據(jù)類型和子程序進行功能說明。 VHDL語言的基本結(jié)構(gòu) VHDL 有五大元素組成 ,即實體、結(jié)構(gòu)體、配置、程序包和庫 [16]。 VHDL 的特點使得電子系統(tǒng)新的設(shè)計方法 —— “自頂向下”設(shè)計方法更加容易實現(xiàn) [14]。 VHDL(VHSIC Hardware Description Language)是用來描述從抽象到具體級別硬件的工業(yè)標(biāo)準(zhǔn)語言 ,它是由美國國防部在 20 世紀(jì) 80 年代開發(fā)的 HDL ,現(xiàn)在已成為 IEEE承認的標(biāo)準(zhǔn)硬件描述語言。設(shè)計者