【正文】 庫的形式，而后在各個(gè)需要使用該功能的地方只需要調(diào)用庫中的子程序?？煞譃槿蝿?wù)和函數(shù)兩種。任務(wù)支持輸入、輸出和雙向的參數(shù)變量，但任務(wù)本身沒有類型的含意，所以沒有返回值。如果任務(wù)需要返回某種結(jié)果，只能通過輸出或雙向參數(shù)變量。任務(wù)是一種具有較強(qiáng)行為能力的子程序（描述行為的能力強(qiáng)）。在某個(gè)任務(wù)內(nèi)可以調(diào)用另一個(gè)任務(wù)或函數(shù)，并可包含時(shí)延、事件或時(shí)序控制的聲明語句。子程序的好處不僅僅體現(xiàn)在以下兩方面：▲避免對共通的程序段的重復(fù)書寫▲有利于使整個(gè)設(shè)計(jì)代碼結(jié)構(gòu)清晰可讀。函數(shù)是一種具有較弱行為能力的子程序（描述行為的能力弱），只能描述純組合電路的行為，包含一個(gè)或多個(gè)輸入?yún)?shù)，但不能包含輸出及雙向參數(shù)，此外它一定有一個(gè)返回值。函數(shù)可以調(diào)用另一個(gè)函數(shù)，但不能調(diào)用任務(wù)，函數(shù)內(nèi)不能包含時(shí)延、事件或時(shí)序控制的聲明語句。和一般軟件中的子程序庫不同，任務(wù)和函數(shù)只能定義在某個(gè)模塊中，并且作用范圍也僅僅限于該模塊。另外，任務(wù)和函數(shù)只能具有局部行為描述能力，不能包含完整的always和initial控制結(jié)構(gòu)，而只能在模塊的這些結(jié)構(gòu)中調(diào)用（即只能在initial或always中調(diào)用函數(shù)或者任務(wù)）。（1）任務(wù)task任務(wù)以關(guān)鍵字task和endtask來聲明，任務(wù)的定義很想模塊，必須定義在調(diào)用它的模塊內(nèi)，不過可以在模塊的功能描述主體之前，也可以在之后。任務(wù)調(diào)用是通過任務(wù)名后跟參數(shù)列表來進(jìn)行的，其形式參數(shù)和實(shí)參數(shù)在次序上必須相同。任務(wù)是靜態(tài)的，即任務(wù)中局部聲明項(xiàng)的地址是靜態(tài)分配的。如果某任務(wù)在模塊的多個(gè)地方被并發(fā)調(diào)用，則會對同一存儲區(qū)進(jìn)行操作，這樣可能會導(dǎo)致出錯(cuò)。為了避免這種情況的發(fā)生，可以在task關(guān)鍵字之后加上automatic修飾字，使任務(wù)在多次調(diào)用時(shí)地址空間多次分配，互不干涉。這樣的任務(wù)稱為自動(dòng)任務(wù)。任務(wù)可以包含時(shí)序控制，即延遲，但任務(wù)中對變量的控制作用無法通過參數(shù)傳遞，參數(shù)只能傳送任務(wù)調(diào)用結(jié)束時(shí)的結(jié)果。為了傳送變量的時(shí)序過程，只能采取全局變量的方法。（2）函數(shù)function函數(shù)使用關(guān)鍵字function和endfunction來聲明。函數(shù)的聲明與任務(wù)最大的不同是函數(shù)具有返回值范圍。如果函數(shù)聲明中沒有指定取值范圍，則缺省的返回值為1位二進(jìn)制數(shù)。函數(shù)通過在函數(shù)定義中顯示的給函數(shù)名賦值來實(shí)現(xiàn)返回值。函數(shù)調(diào)用可以在行為描述語句中，也可以在數(shù)據(jù)流描述的連續(xù)賦值語句的右邊表達(dá)式中。函數(shù)中不能包含任何延遲。8 HDL邏輯設(shè)計(jì) 組合邏輯的設(shè)計(jì)通常組合電路設(shè)計(jì)可以通過三種方式：第一是使用UDP真值表定義，第二是assign連續(xù)賦值語句，第三是電平敏感控制的always結(jié)構(gòu)。為了避免自動(dòng)綜合出鎖存器，要求分支語句必須寫完整所有的分支，此外敏感列表中也應(yīng)列舉齊所有的變量輸入和判斷條件中的信號。需要注意的是，為了避免自動(dòng)綜合工具產(chǎn)生不必要的鎖存器結(jié)構(gòu)，在case分支語句中，應(yīng)增加默認(rèn)選項(xiàng)，默認(rèn)項(xiàng)賦值為無關(guān)值（x），有利于綜合器綜和出更優(yōu)化的電路。組合電路的case最好有default，因?yàn)槿绻愕腸ase不全，就會產(chǎn)生鎖存器；即使case包含完整，還是建議加上一條default并賦值x。雖然case列舉完整，default值不可能到達(dá)，顯然default也不是需要關(guān)心的。但是加上default就是告訴綜合器，別的分支情況我不關(guān)心，你想賦什么值都可以，綜合器就會根據(jù)前面的賦值情況，綜合出一個(gè)面積最小的組合邏輯出來or使綜合工具進(jìn)行更有效的邏輯化簡。但是完整的case加上default也有缺點(diǎn)，增加了工作的同時(shí)會降低代碼的覆蓋率（額外的default在作代碼覆蓋率檢查時(shí)是不覆蓋的）。組合電路的Verilog描述可以使用門級結(jié)構(gòu)建模的方式，基于連續(xù)賦值的數(shù)據(jù)流方式，也可以用異步周期性行為描述，以及以上幾種描述方式的組合。 時(shí)序電路設(shè)計(jì)時(shí)序邏輯可分為電平控制的鎖存器類型和時(shí)鐘邊沿控制的觸發(fā)器類型。對于鎖存器類型的時(shí)序邏輯設(shè)計(jì)，可用帶反饋的條件操作符的連續(xù)賦值語句實(shí)現(xiàn)，例如，SRAM存儲器單元可建模成：Assign dataout=（CS_b==0）?（WE_b==0）?datain:dataout:1’bz。鎖存器也可以由行為描述建模，采用電平敏感建模，對于不完整的分支語句會自動(dòng)綜合出鎖存器。帶觸發(fā)器的時(shí)序邏輯僅由邊沿觸發(fā)的行為綜合而來。通常的同步時(shí)序電路是指時(shí)鐘的上升沿或者下降沿同步，一般不建議采用雙邊沿觸發(fā)，因?yàn)樵谀壳皵?shù)字芯片設(shè)計(jì)內(nèi)部時(shí)鐘多由PLL產(chǎn)生，此類時(shí)鐘源一般只能使單邊沿保持很好的指標(biāo)，另一邊沿會因?yàn)闀r(shí)鐘的抖動(dòng)、偏斜等影響電路的工作性能。邊沿敏感always語句的事件列表中，時(shí)鐘不是由信號的名稱確定的。對于包含多個(gè)邊沿信號的事件列表，則由譯碼的順序確定某個(gè)信號是時(shí)鐘，而其他是控制信號。復(fù)位信號時(shí)最常見的控制信號。同步時(shí)序電路由同步復(fù)位和異步復(fù)位兩種方式。異步復(fù)位是指該時(shí)序電路當(dāng)復(fù)位信號到來后即可進(jìn)入復(fù)位處理。在行為建模時(shí)，復(fù)位信號作為控制信號被加入到事件列表中。對于同步復(fù)位時(shí)序電路，復(fù)位信號并不出現(xiàn)在事件列表中，復(fù)位行為只在時(shí)鐘邊沿時(shí)發(fā)生。在always語句中，所有的左端變量都需定義為reg類型，但并非所有reg類型變量都會綜合成觸發(fā)器，只有滿足下列條件的reg變量將被綜合為觸發(fā)器：▲該reg變量在always語句外被使用；▲該reg變量未被賦值前已在always語句中使用；▲該reg變量僅在描述行為的某些條件分支上被賦值。復(fù)位信號的處理十分重要，為了保證系統(tǒng)在上電后或者出現(xiàn)意外故障后可以回到一個(gè)固定的初始狀態(tài)，一般設(shè)計(jì)中都會有一個(gè)全局復(fù)位信號。①如果復(fù)位信號是從芯片外部輸入的，而這個(gè)信號可能由于源端或PCB走線的原因引入毛刺的話，應(yīng)該首先對輸入的復(fù)位信號用時(shí)鐘打一拍進(jìn)行同步化處理。如果引入的毛刺寬度有可能超過一個(gè)時(shí)鐘周期的話，還需要增加一個(gè)簡易的延時(shí)濾波電路。如圖所示利用移位寄存器可以實(shí)現(xiàn)這一功能。由圖可知，當(dāng)輸入復(fù)位信號大于四個(gè)時(shí)鐘周期時(shí)可產(chǎn)生有效復(fù)位信號。②如果復(fù)位信號是由內(nèi)部的組合邏輯產(chǎn)生，則為了克服毛刺的影響，一定要把復(fù)位信號接到寄存器的同步復(fù)位端，而不能做異步復(fù)位，或者作為寄存器的D輸入端的組合輸入。圖中所示為兩種轉(zhuǎn)換內(nèi)部復(fù)位信號的方法。在圖中，當(dāng)計(jì)數(shù)器的QX和Q0由01翻轉(zhuǎn)到10的時(shí)候（功能冒險(xiǎn)），就可能會出現(xiàn)毛刺，轉(zhuǎn)為同步復(fù)位后，就可以利用時(shí)鐘采樣濾掉毛刺，從而避免復(fù)位信號的誤動(dòng)作。組合電路輸出出現(xiàn)毛刺這種錯(cuò)誤現(xiàn)象稱為組合電路的冒險(xiǎn)。組合電路中的冒險(xiǎn)，根據(jù)其產(chǎn)生的條件不同，可分為靜態(tài)冒險(xiǎn)和動(dòng)態(tài)冒險(xiǎn)。靜態(tài)冒險(xiǎn)，是指在輸入變化的前、后，穩(wěn)態(tài)輸出不應(yīng)該變化，但在變化的過程中，輸出產(chǎn)生了毛刺，即輸出為1→0→1或0→1→0,。靜態(tài)冒險(xiǎn)根據(jù)其產(chǎn)生的原因不同，又可分為功能冒險(xiǎn)和邏輯冒險(xiǎn)。動(dòng)態(tài)冒險(xiǎn)，是指在輸入變化的前、后，穩(wěn)態(tài)輸出應(yīng)該變化，即輸出應(yīng)該1→0或0→，輸出出現(xiàn)短暫的反復(fù)現(xiàn)象，即輸出為1→0→1→0或0→1→0→1。電路輸出端的動(dòng)態(tài)冒險(xiǎn)一般都是由電路前級產(chǎn)生了靜態(tài)冒險(xiǎn)引起的，如果消除了靜態(tài)冒險(xiǎn)，動(dòng)態(tài)冒險(xiǎn)也能消除。①功能冒險(xiǎn)：在組合邏輯中，若有多個(gè)輸入變量發(fā)生變化，且變化前、后的穩(wěn)態(tài)輸出相同，在輸入變化的過程中（由于多個(gè)變量的變化有先后之別，因?yàn)榭赡芙?jīng)歷不同途徑而產(chǎn)生冒險(xiǎn)），輸出出現(xiàn)瞬時(shí)的錯(cuò)誤，這種冒險(xiǎn)稱為靜態(tài)功能冒險(xiǎn)。靜態(tài)功能冒險(xiǎn)的條件為：▲輸入變量變化前、后穩(wěn)態(tài)輸出相同；▲必須有P（＞1）個(gè)輸入變量發(fā)生變化（如果僅有一個(gè)輸入變量發(fā)生變化，則無功能冒險(xiǎn)）；▲和發(fā)生變化的P個(gè)輸入變量的各種取值組合（共2P個(gè)）對應(yīng)的輸出值必須既有1又有0（如果對應(yīng)2P個(gè)變量取值組合的輸出值全為1或全為0，電路是不會產(chǎn)生功能冒險(xiǎn)的）。功能冒險(xiǎn)是由電路的邏輯功能決定的，因此不能用修改邏輯設(shè)計(jì)的方法來消除。通?？梢杂眠x通輸出的方法來避開冒險(xiǎn)。②邏輯冒險(xiǎn)：在組合電路中，若僅有一個(gè)輸入變量發(fā)生變化，變化前、后的穩(wěn)態(tài)輸出相同，或雖有P（＞1）個(gè)輸入變量發(fā)生變化，但對應(yīng)2P個(gè)取值組合的輸出值全為1或全為0，即電路已排除功能冒險(xiǎn)。若當(dāng)輸入變量發(fā)生變化時(shí)，電路仍有瞬時(shí)的錯(cuò)誤輸出，這種冒險(xiǎn)稱為靜態(tài)邏輯冒險(xiǎn)。邏輯冒險(xiǎn)是在輸入變量發(fā)生變化時(shí)，排除了功能冒險(xiǎn)之后，由于門的延遲不同，可能產(chǎn)生的冒險(xiǎn)現(xiàn)象。為了消除邏輯冒險(xiǎn)，可以通過修改邏輯設(shè)計(jì)來實(shí)現(xiàn)，即在最簡輸出邏輯表達(dá)式中增加多余項(xiàng)。這樣，本來化簡時(shí)去掉的多余項(xiàng)，但為了消除冒險(xiǎn)，卻又成了必需的了。另外也可以采用選通輸出的方法來避開邏輯冒險(xiǎn)。Xilinx和Altera的FPGA的區(qū)別 （1）FPGA的分類按照器件工藝結(jié)構(gòu)的不同，F(xiàn)PGA可分為反熔絲型、SRAM型和Flash型。反熔絲型FPGA器件采用反熔絲開關(guān)器件，具有體積小、防拷貝、抗輻射等特點(diǎn)，但只支持一次編程，通常用于軍用產(chǎn)品及大批量定型產(chǎn)品。Actel公司的FPGA多屬于此類。（反熔絲開關(guān)技術(shù)又稱熔通編程技術(shù)，這類器件是用反熔絲作為開關(guān)元件，這些開關(guān)元件在未編程時(shí)處于開路狀態(tài)，編程時(shí)，在需要連接處的反熔絲兩端加上編程電壓，反熔絲由高阻變成低阻抗實(shí)現(xiàn)兩點(diǎn)間的連接。）大多數(shù)的FPGA產(chǎn)品屬于SRAM型FPGA，它基于SRAM工藝，可重復(fù)編程，應(yīng)用更為靈活，不過需要外加Flash或EPROM以保存編程信息，Altera、Xilinx等主流FPGA廠商的產(chǎn)品多屬于此類。Flash型FPGA是近幾年的新興產(chǎn)品，其主要的特點(diǎn)在于利用Flash的非易失性保存編程信息，具有上電快，保密性高，設(shè)計(jì)簡單等特點(diǎn)，其中Actel的公司的ProASIC3和Lattice公司的LatticeXP2產(chǎn)品均屬于此類FPGA。（2）FPGA廠商概況目前的FPGA市場份額，主要集中在Actel、Altera、Lattice和Xilinx等幾家廠商。Actel公司的產(chǎn)品以反熔絲結(jié)構(gòu)為主，其產(chǎn)品廣泛應(yīng)用與軍用航天等領(lǐng)域。Altera公司是目前全球第二大PLD廠商，目前其產(chǎn)品真不要分為高端的Stratix系列以及低端的Cyclone系列。Lattice公司是首先提出在線可編程（ISP）技術(shù)的公司，在CPLD領(lǐng)域占有相當(dāng)?shù)氖袌?。Xilinx公司是FPGA的創(chuàng)始者，也是目前FPGA市場的領(lǐng)導(dǎo)者，占據(jù)超過一半的市場份額，其高端的Virtex系列產(chǎn)品和低端的Spartan系列產(chǎn)品在各領(lǐng)域得到廣泛應(yīng)用。（3）Xilinx公司FPGA的結(jié)構(gòu)FPGA典型結(jié)構(gòu)通常包括可編程邏輯塊、可編程I/O塊、可編程互聯(lián)線以及其他輔助資源。整體結(jié)構(gòu)如圖所示：1）可編程（可配置）邏輯模塊（CLB）CLB（configurable logic block）是FPGA器件內(nèi)部最為主要的邏輯資源，大部分的邏輯功能都是在CLB上實(shí)現(xiàn)的，CLB在FPGA內(nèi)部成矩陣排列，每個(gè)CLB包括4個(gè)基本邏輯塊（SLICE），如圖所示：SLICE是FPGA內(nèi)部的基本邏輯單元，每個(gè)FPGA內(nèi)部的各SLICE之間通過快速進(jìn)位鏈串接起來，同時(shí)CLB之間通過開關(guān)矩陣及互聯(lián)線連接起來，每個(gè)SLICE內(nèi)部的基本結(jié)構(gòu)如圖?？梢钥吹?，SLICE內(nèi)部主要包括兩個(gè)LUT、兩個(gè)D觸發(fā)器，以及其他MUX資源，其中LUT主要完成組合邏輯的功能，一個(gè)4輸入的LUT可以實(shí)現(xiàn)任意4輸入的組合邏輯，而D觸發(fā)器則主要實(shí)現(xiàn)（完成）時(shí)序邏輯的功能，它可以被用作寄存器或鎖存器。FPGA的這樣一個(gè)基本結(jié)構(gòu)也正符合大多數(shù)邏輯設(shè)計(jì)中信號通路上組合邏輯與時(shí)序邏輯交替的特點(diǎn)。完整的SLICE除了包括LUT、D觸發(fā)器等主要功能外，還包括快速進(jìn)位鏈，MUX、乘與門等。SLICE內(nèi)部的MUX可以用于快速級聯(lián)相鄰的LUT或是相鄰的SLICE，以實(shí)現(xiàn)輸入信號更多、更復(fù)雜的組合邏輯。分別將若干個(gè)LUT/SLICE級聯(lián)，并實(shí)現(xiàn)寬位輸入的任意組合邏輯。寄存器是SLICE內(nèi)部另一個(gè)重要的邏輯資源，也是實(shí)現(xiàn)時(shí)序邏輯的重要組成部分?？梢耘渲贸捎|發(fā)器或者鎖存器等。因此我們用寄存器資源來概括。快速進(jìn)位鏈可以實(shí)現(xiàn)邏輯之間的快速級聯(lián)，保證在同一列上的SLICE/CLB之間以最短的延時(shí)實(shí)現(xiàn)進(jìn)位級聯(lián)。由于在FPGA中快速進(jìn)位鏈的走線是經(jīng)過特殊設(shè)計(jì)，可以保證最小延時(shí)，所以在FPGA設(shè)計(jì)的時(shí)候應(yīng)該考慮如何應(yīng)用這一進(jìn)位鏈邏輯而不是走普通布線資源以實(shí)現(xiàn)最優(yōu)性能。2）可編程塊RAM問：分布式RAM是如何產(chǎn)生的及其與Block RAM的區(qū)別？CLB單元生產(chǎn)的distrubute RAM，CLB是FPGA的基本單元，block RAM也是基本單元，但分布RAM要由CLB單元生成。由CLB生成分布式RAM，消耗邏輯資源。而block RAM則固定在FPGA內(nèi)，無論使用與否都存在于那里。當(dāng)block RAM不夠用時(shí)可以用邏輯資源生成分布式RAM問：分布式RAM是如何產(chǎn)生的這里以Virtex4為例說明：一個(gè)CLB由4個(gè)Slice組成，這4個(gè)Slice又分SliceM和SliceL，其中M是Memory的首字母，L是Logic的首字母，比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。所以SliceM比SliceL多的功能就是做存儲器和移位。這樣就很清楚了：SliceM可實(shí)現(xiàn)Distribut RAM，而Distribut RAM是由SliceM中的LUT實(shí)現(xiàn)。CLB的結(jié)構(gòu)下所示：問：請問SliceM除了可實(shí)現(xiàn)Distribute RAM之外還能實(shí)現(xiàn)什么功能？SliceM實(shí)現(xiàn)Distribute RAM時(shí)使用SliceM中的SRL16存儲單元么？如果看SliceM的圖，是看不到里面有專門這個(gè)SRL16的。其實(shí)SRL16就是一個(gè)基于查找表結(jié)構(gòu)的移位寄存器。在userguide中，也畫了SRL16的圖，它就是一個(gè)查找表。比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。所以SliceM比SliceL多的功能就是做存儲器和移位寄存器?！癝liceM實(shí)現(xiàn)Distribut RAM時(shí)還能使用SliceM實(shí)現(xiàn)SRL16么？”因?yàn)镾RL16用的就是LUT，所以，如果這個(gè)LUT作為Distribute RAM使用了，則就不能再作為SRL16使用了。注：一個(gè)CLB包含4個(gè)SLICE，其中左邊兩個(gè)SLIC