【正文】 表與RTL代碼之間，以及門級(jí)網(wǎng)表之間在修改之前與修改之后功能的一致性。構(gòu)造芯片內(nèi)部全局或局部平衡的時(shí)鐘鏈的過(guò)程稱為時(shí)鐘樹綜合。通過(guò)提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻和電容值，得到SPEF文件，SPEF通過(guò)PT轉(zhuǎn)換成SDF被反標(biāo)回設(shè)計(jì)，用于做靜態(tài)時(shí)序分析和后仿真。DRC用以保證制造良率。仿真目前最常用的是基于事件驅(qū)動(dòng)的方法，也在發(fā)展周期驅(qū)動(dòng)的方法?！壿嫹抡婀ぞ呖梢苑抡嫘袨榧?jí)、RTL級(jí)和門級(jí)網(wǎng)表的數(shù)字電路，有Synopsys的VCS和Mentor的Modelsim。此種方式的仿真時(shí)間較長(zhǎng)，且覆蓋率相對(duì)較低。可以將延時(shí)信息寫入SDF文件用，然后反向標(biāo)注到DC綜合工具進(jìn)行時(shí)序的優(yōu)化。SOC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的過(guò)程可以分為以下三個(gè)階段（上述的三步走）：功能設(shè)計(jì)階段、應(yīng)用驅(qū)動(dòng)的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段及平臺(tái)導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段。（3）平臺(tái)導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段主要目標(biāo)是創(chuàng)建一個(gè)較低抽象層次的SOC硬件平臺(tái)（即上面說(shuō)的硬件原型平臺(tái)）。如TI系列DSP、ADI系列DSP、Freescale系列DSP。OPB總線連接低性能設(shè)備如各種外圍接口等DCR總線主要用來(lái)訪問(wèn)和配置PLB和OPB總線設(shè)備的狀態(tài)和控制寄存器（3）Wishbone總線是由Silicore公司推出的片上總線標(biāo)準(zhǔn)，這種總線具有簡(jiǎn)單、靈活和開(kāi)放的特點(diǎn)，現(xiàn)在已經(jīng)被OpenCores采用并組織維護(hù)。 SOC中典型的存儲(chǔ)器存儲(chǔ)器分RAM、ROM和FLASH三種。DRAM分為很多種，最常見(jiàn)的就是SDRAM、DDR RAM。ROM在SoC中一般用來(lái)存儲(chǔ)固定的代碼或資料。 多核SOC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)多核與多處理器：①多核處理器（CMPChip multiprocessors）是指在一枚處理器（processor）中集成兩個(gè)或多個(gè)完整的計(jì)算引擎（內(nèi)核core）。各CPU之間共享內(nèi)存子系統(tǒng)以及總線結(jié)構(gòu)。成，如上面所述的AMBA等總線。（2）數(shù)據(jù)級(jí)并發(fā)性（DLP，Data Level Parallelism）是指，一組待處理的數(shù)據(jù)內(nèi)部存在較為松散的依賴關(guān)系，在理論上可以對(duì)這些松散數(shù)據(jù)并行執(zhí)行（3）任務(wù)級(jí)并行（TLP，Task Level Parallelism），由于系統(tǒng)往往需要完成多種功能，而這些功能可能獨(dú)立于系統(tǒng)中的其他功能。應(yīng)用很廣泛，比如多媒體應(yīng)用中?？偩€帶寬有限，分時(shí)復(fù)用難以解決數(shù)據(jù)計(jì)算密集型的應(yīng)用中。此外，芯片中還包括圖像、圖形的加速器及一些輸入輸出接口。②固核（Firm IP）RTL程序經(jīng)過(guò)仿真后，通過(guò)綜合從單元庫(kù)中選取相應(yīng)的邏輯門，轉(zhuǎn)換成以邏輯門單元形式呈現(xiàn)的網(wǎng)表文件，即所謂的固核。②基于核心邏輯的模塊劃分對(duì)核心邏輯進(jìn)行模塊劃分時(shí)，要避免子模塊間出現(xiàn)連接用的粘附邏輯。簡(jiǎn)單地說(shuō)，就是將時(shí)鐘分頻、門控單元和復(fù)位產(chǎn)生等電路盡量放在同一模塊中這么做使得在綜合的時(shí)候便于設(shè)置時(shí)鐘約束?！鴮?duì)于功能模塊的設(shè)計(jì)采用必要的層次化描述。有時(shí)RTL級(jí)設(shè)計(jì)者為了方便把大量信號(hào)組合起來(lái)形成一個(gè)大的邏輯，不僅會(huì)造成由于這一級(jí)組合邏輯太多而難以滿足時(shí)序要求，而且會(huì)形成一個(gè)很大的多路選擇器（MUX）,造成連線過(guò)于集中，從而在一小塊面積內(nèi)占用大量的布線資源。（2）一個(gè)文件只能包含一個(gè)模塊，而文件名應(yīng)該與模塊名相同，這樣做可以方便修改設(shè)計(jì)。 綜合考慮（1）每個(gè)模塊盡可能只使用一個(gè)時(shí)鐘（2）不在數(shù)據(jù)通路上的觸發(fā)器都需要有復(fù)位信號(hào)（3）如果電路中同時(shí)存在具備復(fù)位信號(hào)和不具備復(fù)位信號(hào)的觸發(fā)器，不要將他們放在一個(gè)程序塊中（如不要放在always程序塊中）。（10）在綜合過(guò)程中，工具將忽略電路中的延時(shí)語(yǔ)句，例如“assign 10 C=Aamp。如果沒(méi)有驅(qū)動(dòng)源，線網(wǎng)缺省值為z。同時(shí)，存儲(chǔ)器是數(shù)組，無(wú)法整體訪問(wèn)。主要利用initial和always語(yǔ)句塊來(lái)描述。因?yàn)樾酒系慕饘龠B線并非理想導(dǎo)線，特別是隨著特征工藝線寬不斷縮小時(shí)、電路規(guī)模不斷擴(kuò)大和電路工作頻率不斷加快，金屬連線的電阻、連線間電容、電感等越來(lái)越不可忽略，所呈現(xiàn)的傳輸線效應(yīng)越來(lái)越明顯。門延時(shí)的值不是固定的，這與輸入端驅(qū)動(dòng)能力、輸出端負(fù)載狀況都有關(guān)系，因而每種延時(shí)又有最小值、典型值、最大值之分，形式為min：typ：max。Wire 2 turn?！诜亲枞x值語(yǔ)句中使用語(yǔ)句內(nèi)延時(shí)，可以描述傳輸延時(shí)。用于對(duì)組合邏輯建模，條件賦值語(yǔ)句可以描述門控鎖存器。特點(diǎn)是：等號(hào)“=”右邊表達(dá)式的結(jié)果計(jì)算和將計(jì)算結(jié)果賦值給左邊變量的操作，是一個(gè)統(tǒng)一、連續(xù)的過(guò)程，不允許在其中插入其他動(dòng)作。 任務(wù)與函數(shù)在硬件邏輯設(shè)計(jì)中會(huì)出現(xiàn)這樣的情況，某種共通的功能經(jīng)常在不同的地方重復(fù)出現(xiàn)，因而有必要將這些通用的功能抽取出來(lái)，組成庫(kù)的形式，而后在各個(gè)需要使用該功能的地方只需要調(diào)用庫(kù)中的子程序。函數(shù)可以調(diào)用另一個(gè)函數(shù)，但不能調(diào)用任務(wù)，函數(shù)內(nèi)不能包含時(shí)延、事件或時(shí)序控制的聲明語(yǔ)句。這樣的任務(wù)稱為自動(dòng)任務(wù)。函數(shù)中不能包含任何延遲。組合電路的Verilog描述可以使用門級(jí)結(jié)構(gòu)建模的方式，基于連續(xù)賦值的數(shù)據(jù)流方式，也可以用異步周期性行為描述，以及以上幾種描述方式的組合。復(fù)位信號(hào)時(shí)最常見(jiàn)的控制信號(hào)。如果引入的毛刺寬度有可能超過(guò)一個(gè)時(shí)鐘周期的話，還需要增加一個(gè)簡(jiǎn)易的延時(shí)濾波電路。靜態(tài)冒險(xiǎn)，是指在輸入變化的前、后，穩(wěn)態(tài)輸出不應(yīng)該變化，但在變化的過(guò)程中，輸出產(chǎn)生了毛刺，即輸出為1→0→1或0→1→0,。②邏輯冒險(xiǎn)：在組合電路中，若僅有一個(gè)輸入變量發(fā)生變化，變化前、后的穩(wěn)態(tài)輸出相同，或雖有P（＞1）個(gè)輸入變量發(fā)生變化，但對(duì)應(yīng)2P個(gè)取值組合的輸出值全為1或全為0，即電路已排除功能冒險(xiǎn)。Actel公司的FPGA多屬于此類。Xilinx公司是FPGA的創(chuàng)始者，也是目前FPGA市場(chǎng)的領(lǐng)導(dǎo)者，占據(jù)超過(guò)一半的市場(chǎng)份額，其高端的Virtex系列產(chǎn)品和低端的Spartan系列產(chǎn)品在各領(lǐng)域得到廣泛應(yīng)用。寄存器是SLICE內(nèi)部另一個(gè)重要的邏輯資源，也是實(shí)現(xiàn)時(shí)序邏輯的重要組成部分。當(dāng)block RAM不夠用時(shí)可以用邏輯資源生成分布式RAM問(wèn)：分布式RAM是如何產(chǎn)生的這里以Virtex4為例說(shuō)明：一個(gè)CLB由4個(gè)Slice組成，這4個(gè)Slice又分SliceM和SliceL，其中M是Memory的首字母，L是Logic的首字母，比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備?！癝liceM實(shí)現(xiàn)Distribut RAM時(shí)還能使用SliceM實(shí)現(xiàn)SRL16么？”因?yàn)镾RL16用的就是LUT，所以，如果這個(gè)LUT作為Distribute RAM使用了，則就不能再作為SRL16使用了。其實(shí)SRL16就是一個(gè)基于查找表結(jié)構(gòu)的移位寄存器。由于在FPGA中快速進(jìn)位鏈的走線是經(jīng)過(guò)特殊設(shè)計(jì)，可以保證最小延時(shí)，所以在FPGA設(shè)計(jì)的時(shí)候應(yīng)該考慮如何應(yīng)用這一進(jìn)位鏈邏輯而不是走普通布線資源以實(shí)現(xiàn)最優(yōu)性能。FPGA的這樣一個(gè)基本結(jié)構(gòu)也正符合大多數(shù)邏輯設(shè)計(jì)中信號(hào)通路上組合邏輯與時(shí)序邏輯交替的特點(diǎn)。（2）FPGA廠商概況目前的FPGA市場(chǎng)份額，主要集中在Actel、Altera、Lattice和Xilinx等幾家廠商。這樣，本來(lái)化簡(jiǎn)時(shí)去掉的多余項(xiàng)，但為了消除冒險(xiǎn)，卻又成了必需的了。①功能冒險(xiǎn)：在組合邏輯中，若有多個(gè)輸入變量發(fā)生變化，且變化前、后的穩(wěn)態(tài)輸出相同，在輸入變化的過(guò)程中（由于多個(gè)變量的變化有先后之別，因?yàn)榭赡芙?jīng)歷不同途徑而產(chǎn)生冒險(xiǎn)），輸出出現(xiàn)瞬時(shí)的錯(cuò)誤，這種冒險(xiǎn)稱為靜態(tài)功能冒險(xiǎn)。圖中所示為兩種轉(zhuǎn)換內(nèi)部復(fù)位信號(hào)的方法。對(duì)于同步復(fù)位時(shí)序電路，復(fù)位信號(hào)并不出現(xiàn)在事件列表中，復(fù)位行為只在時(shí)鐘邊沿時(shí)發(fā)生。帶觸發(fā)器的時(shí)序邏輯僅由邊沿觸發(fā)的行為綜合而來(lái)。組合電路的case最好有default，因?yàn)槿绻愕腸ase不全，就會(huì)產(chǎn)生鎖存器；即使case包含完整，還是建議加上一條default并賦值x。函數(shù)的聲明與任務(wù)最大的不同是函數(shù)具有返回值范圍。任務(wù)調(diào)用是通過(guò)任務(wù)名后跟參數(shù)列表來(lái)進(jìn)行的，其形式參數(shù)和實(shí)參數(shù)在次序上必須相同。任務(wù)是一種具有較強(qiáng)行為能力的子程序（描述行為的能力強(qiáng)）。在非阻塞賦值中，對(duì)目標(biāo)的賦值在將來(lái)的某個(gè)時(shí)刻發(fā)生，但一組賦值語(yǔ)句沒(méi)有前后順序關(guān)系，他們?cè)谕粫r(shí)刻開(kāi)始計(jì)算右邊表達(dá)式，也就不等當(dāng)前語(yǔ)句執(zhí)行完即開(kāi)始進(jìn)行下一條語(yǔ)句的執(zhí)行。這種周期的觸發(fā)可以是電平敏感控制（這種周期是異步周期性行為），也可以是時(shí)鐘邊沿控制（一旦觸發(fā)即開(kāi)始一個(gè)新的周期）。若在把右側(cè)的值傳遞給左側(cè)之前，右側(cè)的值發(fā)生了變化，則在延時(shí)期間右側(cè)表達(dá)式發(fā)生的變化會(huì)被濾掉，即這期間右側(cè)表達(dá)式的變化直接忽略不管。 //語(yǔ)句間延時(shí)：從到達(dá)該語(yǔ)句到執(zhí)行該語(yǔ)句的時(shí)間間隔，可以看作是在語(yǔ)句執(zhí)行前的“等待時(shí)間”，因此在這個(gè)延時(shí)過(guò)程中，語(yǔ)句壓根就還沒(méi)開(kāi)始執(zhí)行。amp。門延時(shí)在三類不同的信號(hào)轉(zhuǎn)換情形時(shí)可以有不同的值，這三種情形是：①信號(hào)上升：在門的輸入發(fā)生變化的情況下，門的輸出從0，x，z變化到1所需的時(shí)間稱為上升延遲時(shí)間。一種是基本門在建立一個(gè)0或1的邏輯電平之前，電路中的電荷必須聚集到一定的程度。（2）數(shù)據(jù)流建模邏輯電路的另一種觀點(diǎn)是試圖將電路的工作看做一系列的邏輯操作，組合電路是由輸入信號(hào)到輸出的傳遞，時(shí)序電路則由輸入信號(hào)以及當(dāng)前狀態(tài)到輸出以及下一存儲(chǔ)狀態(tài)的傳遞。缺省值為x。7 Verilog需要重點(diǎn)記住的語(yǔ)法問(wèn)題 數(shù)據(jù)類型（1）常量有三種類型：整形（integer）、實(shí)型（real）和字符串型（string）。（7）盡量避免異步邏輯、帶有反饋環(huán)的組合電路及自同步邏輯。輸出信號(hào)和下一狀態(tài)都與當(dāng)前狀態(tài)和當(dāng)前輸入信號(hào)相關(guān)，客觀上要求采用并發(fā)的非阻塞賦值語(yǔ)句進(jìn)行處理。簡(jiǎn)言之，就是設(shè)計(jì)時(shí)，在電路中植入的提供芯片測(cè)試的電路。使用Synopsys的綜合工具時(shí)調(diào)用DesignWare中的IP進(jìn)行綜合，能獲得更優(yōu)的結(jié)果，如速度更快或面積更小等（這些IP采用特定的架構(gòu)實(shí)現(xiàn)，綜合的結(jié)果更好，因此在設(shè)計(jì)時(shí)，某些功能電路可以用designware中的IP來(lái)實(shí)現(xiàn)，這樣對(duì)整個(gè)設(shè)計(jì)進(jìn)行綜合時(shí)，會(huì)綜合出比較滿意的結(jié)果）。（4）IP的選擇及設(shè)計(jì)復(fù)用的考慮系統(tǒng)結(jié)構(gòu)設(shè)計(jì)做好模塊劃分時(shí)，必須確定哪些模塊基于標(biāo)準(zhǔn)單元庫(kù)進(jìn)行設(shè)計(jì)，哪些模塊需要購(gòu)買IP，IP模塊的對(duì)接需要增加哪些連接性設(shè)計(jì)?！鴤温窂绞窃O(shè)計(jì)者告訴靜態(tài)時(shí)許分析工具已經(jīng)認(rèn)定的時(shí)序不滿足的路徑。一個(gè)完整的硬核通常包含以下模型：▲功能模型▲時(shí)序模型▲功耗模型▲測(cè)試模型▲物理模型6 RTL代碼的編寫 代碼編寫前的準(zhǔn)備（1）總線設(shè)計(jì)的考慮目前，片上總線尚處于發(fā)展階段，沒(méi)有一個(gè)統(tǒng)一的標(biāo)準(zhǔn)，國(guó)際上比較成熟的總線結(jié)構(gòu)有PCI總線、ARM公司的AMBA和AXI總線、IBM的coreconnect等（2）模塊的劃分模塊劃分是將復(fù)雜的設(shè)計(jì)劃分成許多小模塊，它的好處是區(qū)分不同的功能模塊，使得每個(gè)功能模塊的尺寸和功能不至于太復(fù)雜，利于一個(gè)團(tuán)隊(duì)共同完成設(shè)計(jì)。（1）從差異化的程度來(lái)區(qū)分除可集成到芯片上的IP核外，還有大量專門用于驗(yàn)證電路的IP。圖典型的NOC系統(tǒng)結(jié)構(gòu)NOC包括計(jì)算和通信兩個(gè)子系統(tǒng)，計(jì)算子系統(tǒng)（PE，processing element構(gòu)成的子系統(tǒng)），完成廣義的“計(jì)算”任務(wù)，PE既可以是處理器也可以是各種專用功能的IP核或存儲(chǔ)器陣列等?！诳偩€共享cache結(jié)構(gòu)，是指每個(gè)處理器內(nèi)核擁有共享的二級(jí)或三級(jí)cache（每個(gè)處理器核擁有私有的一級(jí)cache），cache中保存比較常用的數(shù)據(jù)，并通過(guò)連接核心的總線進(jìn)行通信。因?yàn)槎嗪薙OC中的核不僅僅指通用處理器核，也可以是音頻解碼核、視頻解碼核及網(wǎng)絡(luò)協(xié)議處理器核。多核結(jié)構(gòu)的設(shè)計(jì)可以復(fù)用現(xiàn)有的成熟的單核處理器作為處理器核心。③而超線程則是用軟件將一個(gè)物理核心模擬出雙核的效果。不過(guò)如果因?yàn)槟承┰?，例如放音響聲音過(guò)大等情況，在同一套兩居室里的兩個(gè)屋子之間也會(huì)相互影響。NOR的傳輸效率很高，但寫入和擦除速度較低，這大大影響了它的性能。當(dāng)然它的設(shè)計(jì)也更復(fù)雜?！鳧RAM（DynamicSOPC：SystemonaProgrammableChip，即可編程片上系統(tǒng)，可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。（1）AMBA總線標(biāo)準(zhǔn)包括AHB（Advanced Highperformance Bus）總線、ASB （Advanced System Bus）總線、APB（Advanced Peripheral Bus）總線和AXI總線。 SOC中常用的處理器分為三類：通用處理器、數(shù)字信號(hào)處理器和可配置處理器。將設(shè)計(jì)劃分為一系列硬件模塊和軟件任務(wù)，并確定各軟硬件之間的接口規(guī)范。這樣大大減少了使用不同工具帶來(lái)的數(shù)據(jù)格式不同等問(wèn)題，如Synopsys的Galaxy平臺(tái)、Candence公司的SOC Encounter、Magma公司的Blaster等。SYNOPSYS – Prime Time在初次進(jìn)行靜態(tài)時(shí)序分析時(shí)，仍然采用wire load model來(lái)估算電路時(shí)序。注：下面列出IC前端設(shè)計(jì)流程中使用到的EDA工具數(shù)字前端設(shè)計(jì)：以生成可以布局布線的網(wǎng)表為終點(diǎn)。動(dòng)態(tài)仿真主要是模擬電路的功能行為，必須給出適當(dāng)?shù)募?lì)信號(hào)，然而很難選擇激勵(lì)來(lái)達(dá)到覆蓋電路所有功能的目的，同時(shí)動(dòng)態(tài)仿真很耗費(fèi)時(shí)間。目前的ESL工具通常采用工業(yè)標(biāo)準(zhǔn)語(yǔ)言進(jìn)行建模，如C/C++、System C、SystemVerilog等，常用的軟硬件協(xié)同設(shè)計(jì)驗(yàn)證工具有Mentor公司的Seamless和Carbon Design Systems公司的SoC Designer。2）這一步實(shí)際上是正常設(shè)計(jì)流程的一個(gè)例外。布線工具通常將布線分為兩個(gè)階段：全局布線與詳細(xì)布線。一般在邏輯綜合或物理綜合后進(jìn)行掃描電路的插入和優(yōu)化。在后端設(shè)計(jì)的很多步驟完成后都要進(jìn)行靜態(tài)時(shí)序分析，如在邏輯綜合完成之后、在布局優(yōu)化之后、在布線完成后等。門級(jí)網(wǎng)表是由傳統(tǒng)方法通過(guò)邏輯綜合方法運(yùn)用連線負(fù)載模型wireload model得出的，通過(guò)物理綜合能夠優(yōu)化網(wǎng)表并得到門級(jí)電路的布局信息。傳統(tǒng)