【正文】 注：所以SliceM比SliceL多的功能就是做存儲器和移位寄存器。在userguide中，也畫了SRL16的圖，它就是一個查找表。CLB的結(jié)構(gòu)下所示：問：請問SliceM除了可實現(xiàn)Distribute RAM之外還能實現(xiàn)什么功能？SliceM實現(xiàn)Distribute RAM時使用SliceM中的SRL16存儲單元么？如果看SliceM的圖，是看不到里面有專門這個SRL16的。所以SliceM比SliceL多的功能就是做存儲器和移位。而block RAM則固定在FPGA內(nèi)，無論使用與否都存在于那里。2）可編程塊RAM問：分布式RAM是如何產(chǎn)生的及其與Block RAM的區(qū)別？CLB單元生產(chǎn)的distrubute RAM，CLB是FPGA的基本單元，block RAM也是基本單元，但分布RAM要由CLB單元生成?？焖龠M位鏈可以實現(xiàn)邏輯之間的快速級聯(lián)，保證在同一列上的SLICE/CLB之間以最短的延時實現(xiàn)進位級聯(lián)?？梢耘渲贸捎|發(fā)器或者鎖存器等。分別將若干個LUT/SLICE級聯(lián)，并實現(xiàn)寬位輸入的任意組合邏輯。完整的SLICE除了包括LUT、D觸發(fā)器等主要功能外，還包括快速進位鏈，MUX、乘與門等?？梢钥吹?，SLICE內(nèi)部主要包括兩個LUT、兩個D觸發(fā)器，以及其他MUX資源，其中LUT主要完成組合邏輯的功能，一個4輸入的LUT可以實現(xiàn)任意4輸入的組合邏輯，而D觸發(fā)器則主要實現(xiàn)（完成）時序邏輯的功能，它可以被用作寄存器或鎖存器。（3）Xilinx公司FPGA的結(jié)構(gòu)FPGA典型結(jié)構(gòu)通常包括可編程邏輯塊、可編程I/O塊、可編程互聯(lián)線以及其他輔助資源。Lattice公司是首先提出在線可編程（ISP）技術(shù)的公司，在CPLD領域占有相當?shù)氖袌觥ctel公司的產(chǎn)品以反熔絲結(jié)構(gòu)為主，其產(chǎn)品廣泛應用與軍用航天等領域。Flash型FPGA是近幾年的新興產(chǎn)品，其主要的特點在于利用Flash的非易失性保存編程信息，具有上電快，保密性高，設計簡單等特點，其中Actel的公司的ProASIC3和Lattice公司的LatticeXP2產(chǎn)品均屬于此類FPGA。（反熔絲開關(guān)技術(shù)又稱熔通編程技術(shù)，這類器件是用反熔絲作為開關(guān)元件，這些開關(guān)元件在未編程時處于開路狀態(tài)，編程時，在需要連接處的反熔絲兩端加上編程電壓，反熔絲由高阻變成低阻抗實現(xiàn)兩點間的連接。反熔絲型FPGA器件采用反熔絲開關(guān)器件，具有體積小、防拷貝、抗輻射等特點，但只支持一次編程，通常用于軍用產(chǎn)品及大批量定型產(chǎn)品。另外也可以采用選通輸出的方法來避開邏輯冒險。為了消除邏輯冒險，可以通過修改邏輯設計來實現(xiàn)，即在最簡輸出邏輯表達式中增加多余項。若當輸入變量發(fā)生變化時，電路仍有瞬時的錯誤輸出，這種冒險稱為靜態(tài)邏輯冒險。通?？梢杂眠x通輸出的方法來避開冒險。靜態(tài)功能冒險的條件為：▲輸入變量變化前、后穩(wěn)態(tài)輸出相同；▲必須有P（＞1）個輸入變量發(fā)生變化（如果僅有一個輸入變量發(fā)生變化，則無功能冒險）；▲和發(fā)生變化的P個輸入變量的各種取值組合（共2P個）對應的輸出值必須既有1又有0（如果對應2P個變量取值組合的輸出值全為1或全為0，電路是不會產(chǎn)生功能冒險的）。電路輸出端的動態(tài)冒險一般都是由電路前級產(chǎn)生了靜態(tài)冒險引起的，如果消除了靜態(tài)冒險，動態(tài)冒險也能消除。靜態(tài)冒險根據(jù)其產(chǎn)生的原因不同，又可分為功能冒險和邏輯冒險。組合電路中的冒險，根據(jù)其產(chǎn)生的條件不同，可分為靜態(tài)冒險和動態(tài)冒險。在圖中，當計數(shù)器的QX和Q0由01翻轉(zhuǎn)到10的時候（功能冒險），就可能會出現(xiàn)毛刺，轉(zhuǎn)為同步復位后，就可以利用時鐘采樣濾掉毛刺，從而避免復位信號的誤動作。②如果復位信號是由內(nèi)部的組合邏輯產(chǎn)生，則為了克服毛刺的影響，一定要把復位信號接到寄存器的同步復位端，而不能做異步復位，或者作為寄存器的D輸入端的組合輸入。如圖所示利用移位寄存器可以實現(xiàn)這一功能。①如果復位信號是從芯片外部輸入的，而這個信號可能由于源端或PCB走線的原因引入毛刺的話，應該首先對輸入的復位信號用時鐘打一拍進行同步化處理。在always語句中，所有的左端變量都需定義為reg類型，但并非所有reg類型變量都會綜合成觸發(fā)器，只有滿足下列條件的reg變量將被綜合為觸發(fā)器：▲該reg變量在always語句外被使用；▲該reg變量未被賦值前已在always語句中使用；▲該reg變量僅在描述行為的某些條件分支上被賦值。在行為建模時，復位信號作為控制信號被加入到事件列表中。同步時序電路由同步復位和異步復位兩種方式。對于包含多個邊沿信號的事件列表，則由譯碼的順序確定某個信號是時鐘，而其他是控制信號。通常的同步時序電路是指時鐘的上升沿或者下降沿同步，一般不建議采用雙邊沿觸發(fā)，因為在目前數(shù)字芯片設計內(nèi)部時鐘多由PLL產(chǎn)生，此類時鐘源一般只能使單邊沿保持很好的指標，另一邊沿會因為時鐘的抖動、偏斜等影響電路的工作性能。鎖存器也可以由行為描述建模，采用電平敏感建模，對于不完整的分支語句會自動綜合出鎖存器。 時序電路設計時序邏輯可分為電平控制的鎖存器類型和時鐘邊沿控制的觸發(fā)器類型。但是完整的case加上default也有缺點，增加了工作的同時會降低代碼的覆蓋率（額外的default在作代碼覆蓋率檢查時是不覆蓋的）。雖然case列舉完整，default值不可能到達，顯然default也不是需要關(guān)心的。需要注意的是，為了避免自動綜合工具產(chǎn)生不必要的鎖存器結(jié)構(gòu)，在case分支語句中，應增加默認選項，默認項賦值為無關(guān)值（x），有利于綜合器綜和出更優(yōu)化的電路。8 HDL邏輯設計 組合邏輯的設計通常組合電路設計可以通過三種方式：第一是使用UDP真值表定義，第二是assign連續(xù)賦值語句，第三是電平敏感控制的always結(jié)構(gòu)。函數(shù)調(diào)用可以在行為描述語句中，也可以在數(shù)據(jù)流描述的連續(xù)賦值語句的右邊表達式中。如果函數(shù)聲明中沒有指定取值范圍，則缺省的返回值為1位二進制數(shù)。（2）函數(shù)function函數(shù)使用關(guān)鍵字function和endfunction來聲明。任務可以包含時序控制，即延遲，但任務中對變量的控制作用無法通過參數(shù)傳遞，參數(shù)只能傳送任務調(diào)用結(jié)束時的結(jié)果。為了避免這種情況的發(fā)生，可以在task關(guān)鍵字之后加上automatic修飾字，使任務在多次調(diào)用時地址空間多次分配，互不干涉。任務是靜態(tài)的，即任務中局部聲明項的地址是靜態(tài)分配的。（1）任務task任務以關(guān)鍵字task和endtask來聲明，任務的定義很想模塊，必須定義在調(diào)用它的模塊內(nèi)，不過可以在模塊的功能描述主體之前，也可以在之后。和一般軟件中的子程序庫不同，任務和函數(shù)只能定義在某個模塊中，并且作用范圍也僅僅限于該模塊。函數(shù)是一種具有較弱行為能力的子程序（描述行為的能力弱），只能描述純組合電路的行為，包含一個或多個輸入?yún)?shù)，但不能包含輸出及雙向參數(shù)，此外它一定有一個返回值。在某個任務內(nèi)可以調(diào)用另一個任務或函數(shù)，并可包含時延、事件或時序控制的聲明語句。如果任務需要返回某種結(jié)果，只能通過輸出或雙向參數(shù)變量?？煞譃槿蝿蘸秃瘮?shù)兩種。非阻塞賦值中，而非阻塞賦值中插入語句間延時的效果大致與阻塞賦值中相同，會在當前的語句啟動以后，延時一段時間輸出當前時刻的邏輯結(jié)果，并且會忽略這段時間內(nèi)的所有輸入改變事件，不符合慣性延時和內(nèi)定延時的行為特點。非阻塞賦值對于左邊賦值變量的更新操作的優(yōu)先級要低于阻塞賦值，也要低于非阻塞賦值本身等號右邊的表達式計算。2）非阻塞賦值：體現(xiàn)一定程度的并行特征。在語句啟動后延時的一段時間輸出當前時刻（語句間延時）或語句啟動時刻（語句內(nèi)延時）的邏輯結(jié)果，并且會忽略這段時間內(nèi)所有的輸入改變事件。分為阻塞賦值和非阻塞賦值，也可以分為語句間延時和語句內(nèi)延時：1）阻塞賦值：該語句執(zhí)行完才能執(zhí)行下一條語句。因為是周期性行為，在周期之間信號或變量保持其狀態(tài)（具有記憶功能），所以在行為描述結(jié)構(gòu)中只能對寄存器類型變量賦值。行為描述是基于周期行為的，always結(jié)構(gòu)依次執(zhí)行語句，并且是無限反復運行。 邏輯行為建模行為描述基本結(jié)構(gòu)是由initial和always結(jié)構(gòu)組成的。這是由它的硬件背景決定的，數(shù)據(jù)流建模的連續(xù)賦值語句基于電平敏感行為，總是處于活躍狀態(tài)，即只要賦值語句右邊表達式中任一變量發(fā)生電平變化，該表達式即被重新計算，然后將新值傳遞給左邊。連續(xù)賦值語句為組合邏輯和門控鎖存器建模（條件賦值語句）建模，只能使用語句間延時。所以上述連續(xù)賦值語句只有句間延時，當連續(xù)賦值語句的右側(cè)表達式中的操作數(shù)改變時，就會計算右側(cè)表達式，若新的結(jié)果值與原來的值不同，進程被觸發(fā)。在持續(xù)賦值中插入語句內(nèi)延時是非法的，這是因為語句內(nèi)延時需要將T時刻的結(jié)果保持到T+N時刻進行賦值，表現(xiàn)出記憶特性，與持續(xù)賦值的意義相沖突?！谶B續(xù)賦值語句中使用語句間延時，可以描述慣性延時。sum = N a+b。注：語句間延時和語句內(nèi)延時的定義如下：Nsum = a+b。Assign 3 turn=left||right。除了在連續(xù)賦值語句中定義延時外，也可以在線網(wǎng)聲明時說明。down //右端事件需經(jīng)5個時間單位到達change端這種表示形式同樣用于描述慣性延時。assign 5 change=upamp。三態(tài)門可以有三種延時，但其他門只有兩種延時：信號上升延時和信號下降延時。包含多個延時值的時候，多個延時值定義的順序是上升、下降、關(guān)斷。②信號下降：在門的輸入發(fā)生變化的情況下，門的輸出從1，x，z變化到0所需的時間。若沒有規(guī)定則延時值為0。與慣性延時不同，這種信號傳播延時不會一直窄脈沖，所有驅(qū)動端的信號毛刺會顯現(xiàn)在接收端，給電路設計制造麻煩。另一種延時表示為信號在經(jīng)由金屬導線傳輸時產(chǎn)生的。如果把信號加到門輸入端，但在聚集足夠的電荷之前撤銷掉，輸出端則不會產(chǎn)生對應的電平變化。電路延時按形成原理可分成兩種。 路徑延時模型（1）邏輯單元的慣性延時與傳播延時邏輯設計最終的實現(xiàn)依靠半導體元件及他們之間的金屬互連，數(shù)字電路的邏輯轉(zhuǎn)換需要線網(wǎng)及元件上電荷的積累或耗散導致的電平變化，因而信號在電路網(wǎng)絡中的傳遞以及邏輯元件相應信號的變化都需要一定的延時。（3）行為級建模對于復雜的設計，設計者更傾向于從電路外部功能的角度，也即從算法的角度對電路進行描述。連續(xù)賦值語句是數(shù)據(jù)流建模的基本語句，語句的目標類型必須是線網(wǎng)變量。一般使用門級電路的實例引用來建模。 建模方式（1）門級單元建模數(shù)字電路絕大多數(shù)是建立在門級或者更高的抽象層次上的。存儲器能夠通過數(shù)組下標作為地址來進行訪問某個字，但每個存儲器字是一個向量型寄存器，只能整體訪問，無法訪問其中的某個位?！鎯ζ鳎╩emory）是由reg來進行聲明，用于對寄存器文件、RAM、ROM等建模，Verilog中存儲器是一維寄存器數(shù)組，每一個數(shù)組元素稱為一個字（word），每個字是一個寄存器型位向量，寬度可以是1位或n位向量。它只能在always和initial語句中被賦值。2）寄存器：寄存器（reg）變量是電路存儲單元的抽象表示，定義時用關(guān)鍵字reg。1）線網(wǎng)：用wire進行聲明，默認位寬為1，線網(wǎng)類型表達了電路網(wǎng)絡中的物理連線，該類型變量的值則由連接器件的輸出端連續(xù)驅(qū)動，只要輸入發(fā)生變化，輸出就重新進行計算、更新。1）整形可以按照如下兩種方式書寫：▲簡單的十進制格式：32 是是十進制的32▲基數(shù)格式：4’b1101 四位二進制數(shù)2）實數(shù)實數(shù)也有兩種形式▲十進制表示法：▲科學表示法：5E4 3）字符串字符串是雙引號內(nèi)的字符序列，不能分成多行寫“internal error”。否則，會造成前仿真和后仿真的結(jié)果不一致。B”在綜合的時候就相當于“assign C=Aamp。（9）通常在Verilog語言中，有always和initial兩個程序塊，synopsys的綜合工具忽略initial程序塊，并將產(chǎn)生警告。一個模塊內(nèi)盡量使用同步邏輯+組合邏輯的方式。（5）不要在代碼描述中加入specify語句去規(guī)定多周期路徑（6）避免觸發(fā)器在綜合過程中生成鎖存器，在if…else…語句中，如果設計沒有很好地覆蓋到各種情況，就很有可能綜合產(chǎn)生一些鎖存器的結(jié)構(gòu)。（4）在case語句中，指明所有可能出現(xiàn)的情況，如果不需要所有情況，加上default語句。（7）保證敏感列表完整，避免仿真和綜合過程中出現(xiàn)功能錯誤。（5）描述組合邏輯時，可以使用阻塞賦值和非阻塞賦值，但建議使用阻塞賦值語句。時序電路基本工作原理是依據(jù)當前狀態(tài)和輸入信號，在時鐘同步信號的作用下進入到下一狀態(tài)，同時產(chǎn)生相應的輸出。（3）語句塊之間應由begin和end劃分清楚，initial、always等語句塊的begin關(guān)鍵詞跟在本行的末尾，相應的end關(guān)鍵詞與initial、always對齊。在頂層模塊中，除I/O引腳和不需要綜合的模塊外，其余作為次級頂層模塊。ATE是Automatic Test Equipment的縮寫，于半導體產(chǎn)業(yè)意指集成電路(IC)自動測試機，用于檢測集成電路功能之完整性，為集成電路生產(chǎn)制造之最后流程，以確保集成電路生產(chǎn)制造之品質(zhì)。BIST（Builtin Self Test）是在設計時在電路中植入相關(guān)功能電路用于提供自我測試功能的技術(shù)，以此降低器件測試對自動測試設備（ATE）的依賴程度。其實，如果多路選擇器的輸出是供給設計中的不同部分使用的，就應該將一個大的多路選擇器分解為多級的較小的多路選擇器，使原來非常集中的連線變得分散，從而解決布線的困難。使用詳見《SOC設計方法與實現(xiàn)》P108（6）對布線的考慮在芯片設計流程中，布線是最后的階段，其功能是根據(jù)門級網(wǎng)表的描述實現(xiàn)各個單元的連接。DesignWare在綜合時的調(diào)用可以是自動的，也可以是手工的。DesignWare是由Synopsys公司提供的IP庫，其中的Foundation IP中包含很多設計中經(jīng)常會用到的功能單元，這些功能單元是用特定的架構(gòu)實現(xiàn)的。（5）芯片速度的考慮設計者計劃在設計中實現(xiàn)多少功能，運行在什么速度下采用什么工藝實現(xiàn)，對設計做什么改動來實現(xiàn)速度要求，選