【正文】 軟硬件協(xié)同設(shè)計(jì)的SoC設(shè)計(jì)流程一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)（也稱為架構(gòu)設(shè)計(jì)），軟件結(jié)構(gòu)設(shè)計(jì)和ASIC設(shè)計(jì)（硬件設(shè)計(jì)）。軟件設(shè)計(jì)則包括算法優(yōu)化、應(yīng)用開發(fā)，以及操作系統(tǒng)、接口驅(qū)動和應(yīng)用軟件的開發(fā)。等到映射之后時(shí)序信息比較準(zhǔn)確時(shí)再進(jìn)行修正更有效。傳統(tǒng)的邏輯綜合方法是依賴于連線負(fù)載模型（Wireload Model）的，所用的連線延時(shí)信息是根據(jù)wireload model估算出來的。在后端設(shè)計(jì)的很多步驟完成后都要進(jìn)行靜態(tài)時(shí)序分析，如在邏輯綜合完成之后、在布局優(yōu)化之后、在布線完成后等。布線工具通常將布線分為兩個(gè)階段：全局布線與詳細(xì)布線。目前的ESL工具通常采用工業(yè)標(biāo)準(zhǔn)語言進(jìn)行建模，如C/C++、System C、SystemVerilog等，常用的軟硬件協(xié)同設(shè)計(jì)驗(yàn)證工具有Mentor公司的Seamless和Carbon Design Systems公司的SoC Designer。注：下面列出IC前端設(shè)計(jì)流程中使用到的EDA工具數(shù)字前端設(shè)計(jì)：以生成可以布局布線的網(wǎng)表為終點(diǎn)。這樣大大減少了使用不同工具帶來的數(shù)據(jù)格式不同等問題，如Synopsys的Galaxy平臺、Candence公司的SOC Encounter、Magma公司的Blaster等。 SOC中常用的處理器分為三類：通用處理器、數(shù)字信號處理器和可配置處理器。SOPC：SystemonaProgrammableChip，即可編程片上系統(tǒng)，可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。當(dāng)然它的設(shè)計(jì)也更復(fù)雜。不過如果因?yàn)槟承┰?，例如放音響聲音過大等情況，在同一套兩居室里的兩個(gè)屋子之間也會相互影響。多核結(jié)構(gòu)的設(shè)計(jì)可以復(fù)用現(xiàn)有的成熟的單核處理器作為處理器核心。▲基于總線共享cache結(jié)構(gòu)，是指每個(gè)處理器內(nèi)核擁有共享的二級或三級cache（每個(gè)處理器核擁有私有的一級cache），cache中保存比較常用的數(shù)據(jù)，并通過連接核心的總線進(jìn)行通信。（1）從差異化的程度來區(qū)分除可集成到芯片上的IP核外，還有大量專門用于驗(yàn)證電路的IP。▲偽路徑是設(shè)計(jì)者告訴靜態(tài)時(shí)許分析工具已經(jīng)認(rèn)定的時(shí)序不滿足的路徑。使用Synopsys的綜合工具時(shí)調(diào)用DesignWare中的IP進(jìn)行綜合，能獲得更優(yōu)的結(jié)果，如速度更快或面積更小等（這些IP采用特定的架構(gòu)實(shí)現(xiàn)，綜合的結(jié)果更好，因此在設(shè)計(jì)時(shí)，某些功能電路可以用designware中的IP來實(shí)現(xiàn)，這樣對整個(gè)設(shè)計(jì)進(jìn)行綜合時(shí)，會綜合出比較滿意的結(jié)果）。輸出信號和下一狀態(tài)都與當(dāng)前狀態(tài)和當(dāng)前輸入信號相關(guān)，客觀上要求采用并發(fā)的非阻塞賦值語句進(jìn)行處理。7 Verilog需要重點(diǎn)記住的語法問題 數(shù)據(jù)類型（1）常量有三種類型：整形（integer）、實(shí)型（real）和字符串型（string）。（2）數(shù)據(jù)流建模邏輯電路的另一種觀點(diǎn)是試圖將電路的工作看做一系列的邏輯操作，組合電路是由輸入信號到輸出的傳遞，時(shí)序電路則由輸入信號以及當(dāng)前狀態(tài)到輸出以及下一存儲狀態(tài)的傳遞。門延時(shí)在三類不同的信號轉(zhuǎn)換情形時(shí)可以有不同的值，這三種情形是：①信號上升：在門的輸入發(fā)生變化的情況下，門的輸出從0，x，z變化到1所需的時(shí)間稱為上升延遲時(shí)間。 //語句間延時(shí)：從到達(dá)該語句到執(zhí)行該語句的時(shí)間間隔，可以看作是在語句執(zhí)行前的“等待時(shí)間”，因此在這個(gè)延時(shí)過程中，語句壓根就還沒開始執(zhí)行。這種周期的觸發(fā)可以是電平敏感控制（這種周期是異步周期性行為），也可以是時(shí)鐘邊沿控制（一旦觸發(fā)即開始一個(gè)新的周期）。任務(wù)是一種具有較強(qiáng)行為能力的子程序（描述行為的能力強(qiáng)）。函數(shù)的聲明與任務(wù)最大的不同是函數(shù)具有返回值范圍。帶觸發(fā)器的時(shí)序邏輯僅由邊沿觸發(fā)的行為綜合而來。圖中所示為兩種轉(zhuǎn)換內(nèi)部復(fù)位信號的方法。這樣，本來化簡時(shí)去掉的多余項(xiàng)，但為了消除冒險(xiǎn)，卻又成了必需的了。FPGA的這樣一個(gè)基本結(jié)構(gòu)也正符合大多數(shù)邏輯設(shè)計(jì)中信號通路上組合邏輯與時(shí)序邏輯交替的特點(diǎn)。其實(shí)SRL16就是一個(gè)基于查找表結(jié)構(gòu)的移位寄存器。當(dāng)block RAM不夠用時(shí)可以用邏輯資源生成分布式RAM問：分布式RAM是如何產(chǎn)生的這里以Virtex4為例說明：一個(gè)CLB由4個(gè)Slice組成，這4個(gè)Slice又分SliceM和SliceL，其中M是Memory的首字母，L是Logic的首字母，比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。Xilinx公司是FPGA的創(chuàng)始者，也是目前FPGA市場的領(lǐng)導(dǎo)者，占據(jù)超過一半的市場份額，其高端的Virtex系列產(chǎn)品和低端的Spartan系列產(chǎn)品在各領(lǐng)域得到廣泛應(yīng)用。②邏輯冒險(xiǎn)：在組合電路中，若僅有一個(gè)輸入變量發(fā)生變化，變化前、后的穩(wěn)態(tài)輸出相同，或雖有P（＞1）個(gè)輸入變量發(fā)生變化，但對應(yīng)2P個(gè)取值組合的輸出值全為1或全為0，即電路已排除功能冒險(xiǎn)。如果引入的毛刺寬度有可能超過一個(gè)時(shí)鐘周期的話，還需要增加一個(gè)簡易的延時(shí)濾波電路。組合電路的Verilog描述可以使用門級結(jié)構(gòu)建模的方式，基于連續(xù)賦值的數(shù)據(jù)流方式，也可以用異步周期性行為描述，以及以上幾種描述方式的組合。這樣的任務(wù)稱為自動任務(wù)。 任務(wù)與函數(shù)在硬件邏輯設(shè)計(jì)中會出現(xiàn)這樣的情況，某種共通的功能經(jīng)常在不同的地方重復(fù)出現(xiàn)，因而有必要將這些通用的功能抽取出來，組成庫的形式，而后在各個(gè)需要使用該功能的地方只需要調(diào)用庫中的子程序。用于對組合邏輯建模，條件賦值語句可以描述門控鎖存器。Wire 2 turn。因?yàn)樾酒系慕饘龠B線并非理想導(dǎo)線，特別是隨著特征工藝線寬不斷縮小時(shí)、電路規(guī)模不斷擴(kuò)大和電路工作頻率不斷加快，金屬連線的電阻、連線間電容、電感等越來越不可忽略，所呈現(xiàn)的傳輸線效應(yīng)越來越明顯。同時(shí)，存儲器是數(shù)組，無法整體訪問。（10）在綜合過程中，工具將忽略電路中的延時(shí)語句，例如“assign 10 C=Aamp。（2）一個(gè)文件只能包含一個(gè)模塊，而文件名應(yīng)該與模塊名相同，這樣做可以方便修改設(shè)計(jì)?！鴮τ诠δ苣K的設(shè)計(jì)采用必要的層次化描述。②基于核心邏輯的模塊劃分對核心邏輯進(jìn)行模塊劃分時(shí)，要避免子模塊間出現(xiàn)連接用的粘附邏輯。此外，芯片中還包括圖像、圖形的加速器及一些輸入輸出接口。應(yīng)用很廣泛，比如多媒體應(yīng)用中。成，如上面所述的AMBA等總線。 多核SOC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)多核與多處理器：①多核處理器（CMPChip multiprocessors）是指在一枚處理器（processor）中集成兩個(gè)或多個(gè)完整的計(jì)算引擎（內(nèi)核core）。DRAM分為很多種，最常見的就是SDRAM、DDR RAM。OPB總線連接低性能設(shè)備如各種外圍接口等DCR總線主要用來訪問和配置PLB和OPB總線設(shè)備的狀態(tài)和控制寄存器（3）Wishbone總線是由Silicore公司推出的片上總線標(biāo)準(zhǔn)，這種總線具有簡單、靈活和開放的特點(diǎn)，現(xiàn)在已經(jīng)被OpenCores采用并組織維護(hù)。（3）平臺導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段主要目標(biāo)是創(chuàng)建一個(gè)較低抽象層次的SOC硬件平臺（即上面說的硬件原型平臺）?？梢詫⒀訒r(shí)信息寫入SDF文件用，然后反向標(biāo)注到DC綜合工具進(jìn)行時(shí)序的優(yōu)化?！壿嫹抡婀ぞ呖梢苑抡嫘袨榧墶TL級和門級網(wǎng)表的數(shù)字電路，有Synopsys的VCS和Mentor的Modelsim。DRC用以保證制造良率。構(gòu)造芯片內(nèi)部全局或局部平衡的時(shí)鐘鏈的過程稱為時(shí)鐘樹綜合。隨著物理綜合工具的不斷成熟。連線延時(shí)越來越起主導(dǎo)作用了。約束條件包括時(shí)序、面積和功耗的約束。這是一個(gè)需要反復(fù)評估修改直至滿足系統(tǒng)需求的過程。IP核是具有復(fù)雜系統(tǒng)功能的能夠獨(dú)立出售的VLSI塊，經(jīng)過驗(yàn)證并能在設(shè)計(jì)中復(fù)用的功能模塊。這次分工的另一個(gè)特征是：系統(tǒng)設(shè)計(jì)和IP（知識產(chǎn)權(quán)）設(shè)計(jì)開始分工，它對集成電路產(chǎn)業(yè)的影響不亞于20世紀(jì)80年代Foundry與Fabless的分工。第二階段：1966年發(fā)展到集成度為100～1000個(gè)晶體管的中規(guī)模集成電路（MSI，MediumScale Integration）。Fabless：半導(dǎo)體集成電路行業(yè)中無生產(chǎn)線設(shè)計(jì)公司的簡稱。SoC的一般構(gòu)成：從大處來分，SoC含有：、時(shí)鐘電路、定時(shí)器、中斷控制器、串并行接口、其它外圍設(shè)備、I/O端口以及用于各種IP核之間的粘合邏輯等等；、非易失以及Cache等存儲器；、DAC、PLL以及一些高速電路中所用的模擬電路。有了高級算法模型，便可以得到軟硬件協(xié)同仿真所需的可執(zhí)行的說明文檔。在前仿真時(shí)，通常與具體的電路物理實(shí)現(xiàn)無關(guān)，沒有時(shí)序信息。注：綜合(synthesis)：就是把思想轉(zhuǎn)換為實(shí)現(xiàn)欲想功能的可制造的設(shè)計(jì)，綜合是約束驅(qū)動和基于路徑的：在進(jìn)行綜合時(shí)，對時(shí)序的約束和優(yōu)化都是針對路徑的，優(yōu)化時(shí)序就是優(yōu)化路徑上的時(shí)序，因?yàn)檫x定工藝后，單元的建立保持時(shí)間是固定的，因此只有改變路徑來滿足約束，綜合工具總是計(jì)算路徑的延時(shí)，并根據(jù)邏輯單元對時(shí)序的要求來判斷綜合結(jié)果中的路徑是否滿足設(shè)計(jì)要求。當(dāng)設(shè)計(jì)電路很龐大的時(shí)候，RTL到網(wǎng)表需要花費(fèi)的時(shí)間會很長，而由于缺少實(shí)際的布局布線的信息，所得的網(wǎng)表對實(shí)際布局而言并不是優(yōu)化的。注：在集成電路設(shè)計(jì)領(lǐng)域，通常所說的驗(yàn)證和測試是指兩種不同的事，其主要區(qū)別在于：驗(yàn)證是在設(shè)計(jì)過程中確認(rèn)所設(shè)計(jì)的電路功能的正確性，測試是指采用測試設(shè)備檢查芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。當(dāng)在設(shè)計(jì)的最后階段發(fā)現(xiàn)個(gè)別路徑有時(shí)序問題或邏輯錯誤時(shí)，有必要通過ECO對設(shè)計(jì)的局部進(jìn)行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。靜態(tài)驗(yàn)證只限于數(shù)字邏輯單路，其準(zhǔn)確性低于動態(tài)驗(yàn)證，偶爾還會提供錯誤信息。*******************************************************************************▲布局布線前（即初次綜合和STA分析時(shí)），由于無布線信息，所以連線（wire）延時(shí)只能夠通過連接關(guān)系（與fanout相關(guān)）估計(jì)得到。系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的最初級階段需要確定芯片上使用的處理器（如處理器類型及個(gè)數(shù)）、總線（總線標(biāo)準(zhǔn)、總線架構(gòu)）和存儲器類型（需要哪些處理器）。AHB和ASB總線連接高性能系統(tǒng)模塊，ASB是舊版本的系統(tǒng)總線，使用三態(tài)總線，目前已被新版本的AHB總線所代替。RAM，動態(tài)隨機(jī)存取存儲器），通常都用作計(jì)算機(jī)內(nèi)的主存儲器。NAND FLASH寫入和擦除速度很快，但NAND FLASH沒有采取內(nèi)存的隨機(jī)讀取技術(shù)，它的讀取是以一次讀取一快的形式來進(jìn)行的，通常是一次讀取512個(gè)字節(jié)，采用這種技術(shù)的Flash比較廉價(jià)。形象的比喻是：超線程技術(shù)實(shí)際上就相當(dāng)于把一個(gè)房間人為的通過添加屏風(fēng)或者推拉門來劃分成兩小間，雖然表面上每間居住者可以自己干自己的事，不互相影響，但是在出門時(shí)都要走同一個(gè)臥室門。所以多核結(jié)構(gòu)可以根據(jù)處理器核的特性分為同構(gòu)多核結(jié)構(gòu)和異構(gòu)多核結(jié)構(gòu)。通信子系統(tǒng)（S，switch組成的子系統(tǒng)），負(fù)責(zé)連接PE，實(shí)現(xiàn)計(jì)算資源之間的高速通信。模塊劃分的技巧如下：①關(guān)于芯片級的模塊劃分在進(jìn)行芯片級的模塊劃分時(shí)，建立明確的層次結(jié)構(gòu)仍然是經(jīng)典的設(shè)計(jì)形式，這種方式有助于基于IP復(fù)用設(shè)計(jì)的進(jìn)行。模塊劃分過程中還需要考慮以下幾點(diǎn)：▲時(shí)鐘生成應(yīng)該被劃分為單獨(dú)的模塊，如分頻電路、計(jì)數(shù)器、多路時(shí)鐘信號選擇器等。ATE是Automatic Test Equipment的縮寫，于半導(dǎo)體產(chǎn)業(yè)意指集成電路(IC)自動測試機(jī)，用于檢測集成電路功能之完整性，為集成電路生產(chǎn)制造之最后流程，以確保集成電路生產(chǎn)制造之品質(zhì)。一個(gè)模塊內(nèi)盡量使用同步邏輯+組合邏輯的方式?！鎯ζ鳎╩emory）是由reg來進(jìn)行聲明，用于對寄存器文件、RAM、ROM等建模，Verilog中存儲器是一維寄存器數(shù)組，每一個(gè)數(shù)組元素稱為一個(gè)字（word），每個(gè)字是一個(gè)寄存器型位向量，寬度可以是1位或n位向量。如果把信號加到門輸入端，但在聚集足夠的電荷之前撤銷掉，輸出端則不會產(chǎn)生對應(yīng)的電平變化。down //右端事件需經(jīng)5個(gè)時(shí)間單位到達(dá)change端這種表示形式同樣用于描述慣性延時(shí)。連續(xù)賦值語句為組合邏輯和門控鎖存器建模（條件賦值語句）建模，只能使用語句間延時(shí)。非阻塞賦值對于左邊賦值變量的更新操作的優(yōu)先級要低于阻塞賦值，也要低于非阻塞賦值本身等號右邊的表達(dá)式計(jì)算。任務(wù)是靜態(tài)的，即任務(wù)中局部聲明項(xiàng)的地址是靜態(tài)分配的。雖然case列舉完整，default值不可能到達(dá)，顯然default也不是需要關(guān)心的。在always語句中，所有的左端變量都需定義為reg類型，但并非所有reg類型變量都會綜合成觸發(fā)器，只有滿足下列條件的reg變量將被綜合為觸發(fā)器：▲該reg變量在always語句外被使用；▲該reg變量未被賦值前已在always語句中使用；▲該reg變量僅在描述行為的某些條件分支上被賦值。靜態(tài)功能冒險(xiǎn)的條件為：▲輸入變量變化前、后穩(wěn)態(tài)輸出相同；▲必須有P（＞1）個(gè)輸入變量發(fā)生變化（如果僅有一個(gè)輸入變量發(fā)生變化，則無功能冒險(xiǎn)）；▲和發(fā)生變化的P個(gè)輸入變量的各種取值組合（共2P個(gè)）對應(yīng)的輸出值必須既有1又有0（如果對應(yīng)2P個(gè)變量取值組合的輸出值全為1或全為0，電路是不會產(chǎn)生功能冒險(xiǎn)的）。Actel公司的產(chǎn)品以反熔絲結(jié)構(gòu)為主，其產(chǎn)品廣泛應(yīng)用與軍用航天等領(lǐng)域。2）可編程塊RAM問：分布式RAM是如何產(chǎn)生的及其與Block RAM的區(qū)別？CLB單元生產(chǎn)的distrubute RAM，CLB是FPGA的基本單元，block RAM也是基本單元，但分布RAM要由CLB單元生成。所以SliceM比SliceL多的功能就是做存儲器和移位寄存器。分別將若干個(gè)LUT/SLICE級聯(lián)，并實(shí)現(xiàn)寬位輸入的任意組合邏輯。反熔絲型FPGA器件采用反熔絲開關(guān)器件，具有體積小、防拷貝、抗輻射等特點(diǎn)，但只支持一次編程，通常用于軍用產(chǎn)品及大批量定型產(chǎn)品。組合電路中的冒險(xiǎn)，根據(jù)其產(chǎn)生的條件不同，可分為靜態(tài)冒險(xiǎn)和動態(tài)冒險(xiǎn)。對于包含多個(gè)邊沿信號的事件列表，則由譯碼的順序確定某個(gè)信號是時(shí)鐘，而其他是控制信號。函數(shù)調(diào)用可以在行為