【正文】 軟硬件協(xié)同設計的SoC設計流程一個完整的SoC設計包括系統(tǒng)結構設計（也稱為架構設計），軟件結構設計和ASIC設計（硬件設計）。軟件設計則包括算法優(yōu)化、應用開發(fā)，以及操作系統(tǒng)、接口驅(qū)動和應用軟件的開發(fā)。等到映射之后時序信息比較準確時再進行修正更有效。傳統(tǒng)的邏輯綜合方法是依賴于連線負載模型（Wireload Model）的，所用的連線延時信息是根據(jù)wireload model估算出來的。在后端設計的很多步驟完成后都要進行靜態(tài)時序分析，如在邏輯綜合完成之后、在布局優(yōu)化之后、在布線完成后等。布線工具通常將布線分為兩個階段：全局布線與詳細布線。目前的ESL工具通常采用工業(yè)標準語言進行建模，如C/C++、System C、SystemVerilog等，常用的軟硬件協(xié)同設計驗證工具有Mentor公司的Seamless和Carbon Design Systems公司的SoC Designer。注：下面列出IC前端設計流程中使用到的EDA工具數(shù)字前端設計：以生成可以布局布線的網(wǎng)表為終點。這樣大大減少了使用不同工具帶來的數(shù)據(jù)格式不同等問題，如Synopsys的Galaxy平臺、Candence公司的SOC Encounter、Magma公司的Blaster等。 SOC中常用的處理器分為三類：通用處理器、數(shù)字信號處理器和可配置處理器。SOPC：SystemonaProgrammableChip，即可編程片上系統(tǒng)，可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設計方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。當然它的設計也更復雜。不過如果因為某些原因，例如放音響聲音過大等情況，在同一套兩居室里的兩個屋子之間也會相互影響。多核結構的設計可以復用現(xiàn)有的成熟的單核處理器作為處理器核心?！诳偩€共享cache結構，是指每個處理器內(nèi)核擁有共享的二級或三級cache（每個處理器核擁有私有的一級cache），cache中保存比較常用的數(shù)據(jù)，并通過連接核心的總線進行通信。（1）從差異化的程度來區(qū)分除可集成到芯片上的IP核外，還有大量專門用于驗證電路的IP?！鴤温窂绞窃O計者告訴靜態(tài)時許分析工具已經(jīng)認定的時序不滿足的路徑。使用Synopsys的綜合工具時調(diào)用DesignWare中的IP進行綜合，能獲得更優(yōu)的結果，如速度更快或面積更小等（這些IP采用特定的架構實現(xiàn)，綜合的結果更好，因此在設計時，某些功能電路可以用designware中的IP來實現(xiàn)，這樣對整個設計進行綜合時，會綜合出比較滿意的結果）。輸出信號和下一狀態(tài)都與當前狀態(tài)和當前輸入信號相關，客觀上要求采用并發(fā)的非阻塞賦值語句進行處理。7 Verilog需要重點記住的語法問題 數(shù)據(jù)類型（1）常量有三種類型：整形（integer）、實型（real）和字符串型（string）。（2）數(shù)據(jù)流建模邏輯電路的另一種觀點是試圖將電路的工作看做一系列的邏輯操作，組合電路是由輸入信號到輸出的傳遞，時序電路則由輸入信號以及當前狀態(tài)到輸出以及下一存儲狀態(tài)的傳遞。門延時在三類不同的信號轉(zhuǎn)換情形時可以有不同的值，這三種情形是：①信號上升：在門的輸入發(fā)生變化的情況下，門的輸出從0，x，z變化到1所需的時間稱為上升延遲時間。 //語句間延時：從到達該語句到執(zhí)行該語句的時間間隔，可以看作是在語句執(zhí)行前的“等待時間”，因此在這個延時過程中，語句壓根就還沒開始執(zhí)行。這種周期的觸發(fā)可以是電平敏感控制（這種周期是異步周期性行為），也可以是時鐘邊沿控制（一旦觸發(fā)即開始一個新的周期）。任務是一種具有較強行為能力的子程序（描述行為的能力強）。函數(shù)的聲明與任務最大的不同是函數(shù)具有返回值范圍。帶觸發(fā)器的時序邏輯僅由邊沿觸發(fā)的行為綜合而來。圖中所示為兩種轉(zhuǎn)換內(nèi)部復位信號的方法。這樣，本來化簡時去掉的多余項，但為了消除冒險，卻又成了必需的了。FPGA的這樣一個基本結構也正符合大多數(shù)邏輯設計中信號通路上組合邏輯與時序邏輯交替的特點。其實SRL16就是一個基于查找表結構的移位寄存器。當block RAM不夠用時可以用邏輯資源生成分布式RAM問：分布式RAM是如何產(chǎn)生的這里以Virtex4為例說明：一個CLB由4個Slice組成，這4個Slice又分SliceM和SliceL，其中M是Memory的首字母，L是Logic的首字母，比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。Xilinx公司是FPGA的創(chuàng)始者，也是目前FPGA市場的領導者，占據(jù)超過一半的市場份額，其高端的Virtex系列產(chǎn)品和低端的Spartan系列產(chǎn)品在各領域得到廣泛應用。②邏輯冒險：在組合電路中，若僅有一個輸入變量發(fā)生變化，變化前、后的穩(wěn)態(tài)輸出相同，或雖有P（＞1）個輸入變量發(fā)生變化，但對應2P個取值組合的輸出值全為1或全為0，即電路已排除功能冒險。如果引入的毛刺寬度有可能超過一個時鐘周期的話，還需要增加一個簡易的延時濾波電路。組合電路的Verilog描述可以使用門級結構建模的方式，基于連續(xù)賦值的數(shù)據(jù)流方式，也可以用異步周期性行為描述，以及以上幾種描述方式的組合。這樣的任務稱為自動任務。 任務與函數(shù)在硬件邏輯設計中會出現(xiàn)這樣的情況，某種共通的功能經(jīng)常在不同的地方重復出現(xiàn)，因而有必要將這些通用的功能抽取出來，組成庫的形式，而后在各個需要使用該功能的地方只需要調(diào)用庫中的子程序。用于對組合邏輯建模，條件賦值語句可以描述門控鎖存器。Wire 2 turn。因為芯片上的金屬連線并非理想導線，特別是隨著特征工藝線寬不斷縮小時、電路規(guī)模不斷擴大和電路工作頻率不斷加快，金屬連線的電阻、連線間電容、電感等越來越不可忽略，所呈現(xiàn)的傳輸線效應越來越明顯。同時，存儲器是數(shù)組，無法整體訪問。（10）在綜合過程中，工具將忽略電路中的延時語句，例如“assign 10 C=Aamp。（2）一個文件只能包含一個模塊，而文件名應該與模塊名相同，這樣做可以方便修改設計。▲對于功能模塊的設計采用必要的層次化描述。②基于核心邏輯的模塊劃分對核心邏輯進行模塊劃分時，要避免子模塊間出現(xiàn)連接用的粘附邏輯。此外，芯片中還包括圖像、圖形的加速器及一些輸入輸出接口。應用很廣泛，比如多媒體應用中。成，如上面所述的AMBA等總線。 多核SOC的系統(tǒng)結構設計多核與多處理器：①多核處理器（CMPChip multiprocessors）是指在一枚處理器（processor）中集成兩個或多個完整的計算引擎（內(nèi)核core）。DRAM分為很多種，最常見的就是SDRAM、DDR RAM。OPB總線連接低性能設備如各種外圍接口等DCR總線主要用來訪問和配置PLB和OPB總線設備的狀態(tài)和控制寄存器（3）Wishbone總線是由Silicore公司推出的片上總線標準，這種總線具有簡單、靈活和開放的特點，現(xiàn)在已經(jīng)被OpenCores采用并組織維護。（3）平臺導向的系統(tǒng)結構設計階段主要目標是創(chuàng)建一個較低抽象層次的SOC硬件平臺（即上面說的硬件原型平臺）?？梢詫⒀訒r信息寫入SDF文件用，然后反向標注到DC綜合工具進行時序的優(yōu)化。▲邏輯仿真工具可以仿真行為級、RTL級和門級網(wǎng)表的數(shù)字電路，有Synopsys的VCS和Mentor的Modelsim。DRC用以保證制造良率。構造芯片內(nèi)部全局或局部平衡的時鐘鏈的過程稱為時鐘樹綜合。隨著物理綜合工具的不斷成熟。連線延時越來越起主導作用了。約束條件包括時序、面積和功耗的約束。這是一個需要反復評估修改直至滿足系統(tǒng)需求的過程。IP核是具有復雜系統(tǒng)功能的能夠獨立出售的VLSI塊，經(jīng)過驗證并能在設計中復用的功能模塊。這次分工的另一個特征是：系統(tǒng)設計和IP（知識產(chǎn)權）設計開始分工，它對集成電路產(chǎn)業(yè)的影響不亞于20世紀80年代Foundry與Fabless的分工。第二階段：1966年發(fā)展到集成度為100～1000個晶體管的中規(guī)模集成電路（MSI，MediumScale Integration）。Fabless：半導體集成電路行業(yè)中無生產(chǎn)線設計公司的簡稱。SoC的一般構成：從大處來分，SoC含有：、時鐘電路、定時器、中斷控制器、串并行接口、其它外圍設備、I/O端口以及用于各種IP核之間的粘合邏輯等等；、非易失以及Cache等存儲器；、DAC、PLL以及一些高速電路中所用的模擬電路。有了高級算法模型，便可以得到軟硬件協(xié)同仿真所需的可執(zhí)行的說明文檔。在前仿真時，通常與具體的電路物理實現(xiàn)無關，沒有時序信息。注：綜合(synthesis)：就是把思想轉(zhuǎn)換為實現(xiàn)欲想功能的可制造的設計，綜合是約束驅(qū)動和基于路徑的：在進行綜合時，對時序的約束和優(yōu)化都是針對路徑的，優(yōu)化時序就是優(yōu)化路徑上的時序，因為選定工藝后，單元的建立保持時間是固定的，因此只有改變路徑來滿足約束，綜合工具總是計算路徑的延時，并根據(jù)邏輯單元對時序的要求來判斷綜合結果中的路徑是否滿足設計要求。當設計電路很龐大的時候，RTL到網(wǎng)表需要花費的時間會很長，而由于缺少實際的布局布線的信息，所得的網(wǎng)表對實際布局而言并不是優(yōu)化的。注：在集成電路設計領域，通常所說的驗證和測試是指兩種不同的事，其主要區(qū)別在于：驗證是在設計過程中確認所設計的電路功能的正確性，測試是指采用測試設備檢查芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。當在設計的最后階段發(fā)現(xiàn)個別路徑有時序問題或邏輯錯誤時，有必要通過ECO對設計的局部進行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。靜態(tài)驗證只限于數(shù)字邏輯單路，其準確性低于動態(tài)驗證，偶爾還會提供錯誤信息。*******************************************************************************▲布局布線前（即初次綜合和STA分析時），由于無布線信息，所以連線（wire）延時只能夠通過連接關系（與fanout相關）估計得到。系統(tǒng)結構設計的最初級階段需要確定芯片上使用的處理器（如處理器類型及個數(shù)）、總線（總線標準、總線架構）和存儲器類型（需要哪些處理器）。AHB和ASB總線連接高性能系統(tǒng)模塊，ASB是舊版本的系統(tǒng)總線，使用三態(tài)總線，目前已被新版本的AHB總線所代替。RAM，動態(tài)隨機存取存儲器），通常都用作計算機內(nèi)的主存儲器。NAND FLASH寫入和擦除速度很快，但NAND FLASH沒有采取內(nèi)存的隨機讀取技術，它的讀取是以一次讀取一快的形式來進行的，通常是一次讀取512個字節(jié)，采用這種技術的Flash比較廉價。形象的比喻是：超線程技術實際上就相當于把一個房間人為的通過添加屏風或者推拉門來劃分成兩小間，雖然表面上每間居住者可以自己干自己的事，不互相影響，但是在出門時都要走同一個臥室門。所以多核結構可以根據(jù)處理器核的特性分為同構多核結構和異構多核結構。通信子系統(tǒng)（S，switch組成的子系統(tǒng)），負責連接PE，實現(xiàn)計算資源之間的高速通信。模塊劃分的技巧如下：①關于芯片級的模塊劃分在進行芯片級的模塊劃分時，建立明確的層次結構仍然是經(jīng)典的設計形式，這種方式有助于基于IP復用設計的進行。模塊劃分過程中還需要考慮以下幾點：▲時鐘生成應該被劃分為單獨的模塊，如分頻電路、計數(shù)器、多路時鐘信號選擇器等。ATE是Automatic Test Equipment的縮寫，于半導體產(chǎn)業(yè)意指集成電路(IC)自動測試機，用于檢測集成電路功能之完整性，為集成電路生產(chǎn)制造之最后流程，以確保集成電路生產(chǎn)制造之品質(zhì)。一個模塊內(nèi)盡量使用同步邏輯+組合邏輯的方式?！鎯ζ鳎╩emory）是由reg來進行聲明，用于對寄存器文件、RAM、ROM等建模，Verilog中存儲器是一維寄存器數(shù)組，每一個數(shù)組元素稱為一個字（word），每個字是一個寄存器型位向量，寬度可以是1位或n位向量。如果把信號加到門輸入端，但在聚集足夠的電荷之前撤銷掉，輸出端則不會產(chǎn)生對應的電平變化。down //右端事件需經(jīng)5個時間單位到達change端這種表示形式同樣用于描述慣性延時。連續(xù)賦值語句為組合邏輯和門控鎖存器建模（條件賦值語句）建模，只能使用語句間延時。非阻塞賦值對于左邊賦值變量的更新操作的優(yōu)先級要低于阻塞賦值，也要低于非阻塞賦值本身等號右邊的表達式計算。任務是靜態(tài)的，即任務中局部聲明項的地址是靜態(tài)分配的。雖然case列舉完整，default值不可能到達，顯然default也不是需要關心的。在always語句中，所有的左端變量都需定義為reg類型，但并非所有reg類型變量都會綜合成觸發(fā)器，只有滿足下列條件的reg變量將被綜合為觸發(fā)器：▲該reg變量在always語句外被使用；▲該reg變量未被賦值前已在always語句中使用；▲該reg變量僅在描述行為的某些條件分支上被賦值。靜態(tài)功能冒險的條件為：▲輸入變量變化前、后穩(wěn)態(tài)輸出相同；▲必須有P（＞1）個輸入變量發(fā)生變化（如果僅有一個輸入變量發(fā)生變化，則無功能冒險）；▲和發(fā)生變化的P個輸入變量的各種取值組合（共2P個）對應的輸出值必須既有1又有0（如果對應2P個變量取值組合的輸出值全為1或全為0，電路是不會產(chǎn)生功能冒險的）。Actel公司的產(chǎn)品以反熔絲結構為主，其產(chǎn)品廣泛應用與軍用航天等領域。2）可編程塊RAM問：分布式RAM是如何產(chǎn)生的及其與Block RAM的區(qū)別？CLB單元生產(chǎn)的distrubute RAM，CLB是FPGA的基本單元，block RAM也是基本單元，但分布RAM要由CLB單元生成。所以SliceM比SliceL多的功能就是做存儲器和移位寄存器。分別將若干個LUT/SLICE級聯(lián)，并實現(xiàn)寬位輸入的任意組合邏輯。反熔絲型FPGA器件采用反熔絲開關器件，具有體積小、防拷貝、抗輻射等特點，但只支持一次編程，通常用于軍用產(chǎn)品及大批量定型產(chǎn)品。組合電路中的冒險，根據(jù)其產(chǎn)生的條件不同，可分為靜態(tài)冒險和動態(tài)冒險。對于包含多個邊沿信號的事件列表，則由譯碼的順序確定某個信號是時鐘，而其他是控制信號。函數(shù)調(diào)用可以在行為