【正文】 Equipment的縮寫(xiě)，于半導(dǎo)體產(chǎn)業(yè)意指集成電路(IC)自動(dòng)測(cè)試機(jī)，用于檢測(cè)集成電路功能之完整性，為集成電路生產(chǎn)制造之最后流程，以確保集成電路生產(chǎn)制造之品質(zhì)。（3）語(yǔ)句塊之間應(yīng)由begin和end劃分清楚，initial、always等語(yǔ)句塊的begin關(guān)鍵詞跟在本行的末尾，相應(yīng)的end關(guān)鍵詞與initial、always對(duì)齊。（5）描述組合邏輯時(shí)，可以使用阻塞賦值和非阻塞賦值，但建議使用阻塞賦值語(yǔ)句。（4）在case語(yǔ)句中，指明所有可能出現(xiàn)的情況，如果不需要所有情況，加上default語(yǔ)句。一個(gè)模塊內(nèi)盡量使用同步邏輯+組合邏輯的方式。B”在綜合的時(shí)候就相當(dāng)于“assign C=Aamp。1）整形可以按照如下兩種方式書(shū)寫(xiě)：▲簡(jiǎn)單的十進(jìn)制格式：32 是是十進(jìn)制的32▲基數(shù)格式：4’b1101 四位二進(jìn)制數(shù)2）實(shí)數(shù)實(shí)數(shù)也有兩種形式▲十進(jìn)制表示法：▲科學(xué)表示法：5E4 3）字符串字符串是雙引號(hào)內(nèi)的字符序列，不能分成多行寫(xiě)“internal error”。2）寄存器：寄存器（reg）變量是電路存儲(chǔ)單元的抽象表示，定義時(shí)用關(guān)鍵字reg?！鎯?chǔ)器（memory）是由reg來(lái)進(jìn)行聲明，用于對(duì)寄存器文件、RAM、ROM等建模，Verilog中存儲(chǔ)器是一維寄存器數(shù)組，每一個(gè)數(shù)組元素稱為一個(gè)字（word），每個(gè)字是一個(gè)寄存器型位向量，寬度可以是1位或n位向量。 建模方式（1）門(mén)級(jí)單元建模數(shù)字電路絕大多數(shù)是建立在門(mén)級(jí)或者更高的抽象層次上的。連續(xù)賦值語(yǔ)句是數(shù)據(jù)流建模的基本語(yǔ)句，語(yǔ)句的目標(biāo)類型必須是線網(wǎng)變量。 路徑延時(shí)模型（1）邏輯單元的慣性延時(shí)與傳播延時(shí)邏輯設(shè)計(jì)最終的實(shí)現(xiàn)依靠半導(dǎo)體元件及他們之間的金屬互連，數(shù)字電路的邏輯轉(zhuǎn)換需要線網(wǎng)及元件上電荷的積累或耗散導(dǎo)致的電平變化，因而信號(hào)在電路網(wǎng)絡(luò)中的傳遞以及邏輯元件相應(yīng)信號(hào)的變化都需要一定的延時(shí)。如果把信號(hào)加到門(mén)輸入端，但在聚集足夠的電荷之前撤銷掉，輸出端則不會(huì)產(chǎn)生對(duì)應(yīng)的電平變化。與慣性延時(shí)不同，這種信號(hào)傳播延時(shí)不會(huì)一直窄脈沖，所有驅(qū)動(dòng)端的信號(hào)毛刺會(huì)顯現(xiàn)在接收端，給電路設(shè)計(jì)制造麻煩。②信號(hào)下降：在門(mén)的輸入發(fā)生變化的情況下，門(mén)的輸出從1，x，z變化到0所需的時(shí)間。三態(tài)門(mén)可以有三種延時(shí)，但其他門(mén)只有兩種延時(shí)：信號(hào)上升延時(shí)和信號(hào)下降延時(shí)。down //右端事件需經(jīng)5個(gè)時(shí)間單位到達(dá)change端這種表示形式同樣用于描述慣性延時(shí)。Assign 3 turn=left||right。sum = N a+b。在持續(xù)賦值中插入語(yǔ)句內(nèi)延時(shí)是非法的，這是因?yàn)檎Z(yǔ)句內(nèi)延時(shí)需要將T時(shí)刻的結(jié)果保持到T+N時(shí)刻進(jìn)行賦值，表現(xiàn)出記憶特性，與持續(xù)賦值的意義相沖突。連續(xù)賦值語(yǔ)句為組合邏輯和門(mén)控鎖存器建模（條件賦值語(yǔ)句）建模，只能使用語(yǔ)句間延時(shí)。 邏輯行為建模行為描述基本結(jié)構(gòu)是由initial和always結(jié)構(gòu)組成的。因?yàn)槭侵芷谛孕袨椋谥芷谥g信號(hào)或變量保持其狀態(tài)（具有記憶功能），所以在行為描述結(jié)構(gòu)中只能對(duì)寄存器類型變量賦值。在語(yǔ)句啟動(dòng)后延時(shí)的一段時(shí)間輸出當(dāng)前時(shí)刻（語(yǔ)句間延時(shí)）或語(yǔ)句啟動(dòng)時(shí)刻（語(yǔ)句內(nèi)延時(shí)）的邏輯結(jié)果，并且會(huì)忽略這段時(shí)間內(nèi)所有的輸入改變事件。非阻塞賦值對(duì)于左邊賦值變量的更新操作的優(yōu)先級(jí)要低于阻塞賦值，也要低于非阻塞賦值本身等號(hào)右邊的表達(dá)式計(jì)算?？煞譃槿蝿?wù)和函數(shù)兩種。在某個(gè)任務(wù)內(nèi)可以調(diào)用另一個(gè)任務(wù)或函數(shù)，并可包含時(shí)延、事件或時(shí)序控制的聲明語(yǔ)句。和一般軟件中的子程序庫(kù)不同，任務(wù)和函數(shù)只能定義在某個(gè)模塊中，并且作用范圍也僅僅限于該模塊。任務(wù)是靜態(tài)的，即任務(wù)中局部聲明項(xiàng)的地址是靜態(tài)分配的。任務(wù)可以包含時(shí)序控制，即延遲，但任務(wù)中對(duì)變量的控制作用無(wú)法通過(guò)參數(shù)傳遞，參數(shù)只能傳送任務(wù)調(diào)用結(jié)束時(shí)的結(jié)果。如果函數(shù)聲明中沒(méi)有指定取值范圍，則缺省的返回值為1位二進(jìn)制數(shù)。8 HDL邏輯設(shè)計(jì) 組合邏輯的設(shè)計(jì)通常組合電路設(shè)計(jì)可以通過(guò)三種方式：第一是使用UDP真值表定義，第二是assign連續(xù)賦值語(yǔ)句，第三是電平敏感控制的always結(jié)構(gòu)。雖然case列舉完整，default值不可能到達(dá)，顯然default也不是需要關(guān)心的。 時(shí)序電路設(shè)計(jì)時(shí)序邏輯可分為電平控制的鎖存器類型和時(shí)鐘邊沿控制的觸發(fā)器類型。通常的同步時(shí)序電路是指時(shí)鐘的上升沿或者下降沿同步，一般不建議采用雙邊沿觸發(fā)，因?yàn)樵谀壳皵?shù)字芯片設(shè)計(jì)內(nèi)部時(shí)鐘多由PLL產(chǎn)生，此類時(shí)鐘源一般只能使單邊沿保持很好的指標(biāo)，另一邊沿會(huì)因?yàn)闀r(shí)鐘的抖動(dòng)、偏斜等影響電路的工作性能。同步時(shí)序電路由同步復(fù)位和異步復(fù)位兩種方式。在always語(yǔ)句中，所有的左端變量都需定義為reg類型，但并非所有reg類型變量都會(huì)綜合成觸發(fā)器，只有滿足下列條件的reg變量將被綜合為觸發(fā)器：▲該reg變量在always語(yǔ)句外被使用；▲該reg變量未被賦值前已在always語(yǔ)句中使用；▲該reg變量?jī)H在描述行為的某些條件分支上被賦值。如圖所示利用移位寄存器可以實(shí)現(xiàn)這一功能。在圖中，當(dāng)計(jì)數(shù)器的QX和Q0由01翻轉(zhuǎn)到10的時(shí)候（功能冒險(xiǎn)），就可能會(huì)出現(xiàn)毛刺，轉(zhuǎn)為同步復(fù)位后，就可以利用時(shí)鐘采樣濾掉毛刺，從而避免復(fù)位信號(hào)的誤動(dòng)作。靜態(tài)冒險(xiǎn)根據(jù)其產(chǎn)生的原因不同，又可分為功能冒險(xiǎn)和邏輯冒險(xiǎn)。靜態(tài)功能冒險(xiǎn)的條件為：▲輸入變量變化前、后穩(wěn)態(tài)輸出相同；▲必須有P（＞1）個(gè)輸入變量發(fā)生變化（如果僅有一個(gè)輸入變量發(fā)生變化，則無(wú)功能冒險(xiǎn)）；▲和發(fā)生變化的P個(gè)輸入變量的各種取值組合（共2P個(gè)）對(duì)應(yīng)的輸出值必須既有1又有0（如果對(duì)應(yīng)2P個(gè)變量取值組合的輸出值全為1或全為0，電路是不會(huì)產(chǎn)生功能冒險(xiǎn)的）。若當(dāng)輸入變量發(fā)生變化時(shí)，電路仍有瞬時(shí)的錯(cuò)誤輸出，這種冒險(xiǎn)稱為靜態(tài)邏輯冒險(xiǎn)。另外也可以采用選通輸出的方法來(lái)避開(kāi)邏輯冒險(xiǎn)。（反熔絲開(kāi)關(guān)技術(shù)又稱熔通編程技術(shù)，這類器件是用反熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的反熔絲兩端加上編程電壓，反熔絲由高阻變成低阻抗實(shí)現(xiàn)兩點(diǎn)間的連接。Actel公司的產(chǎn)品以反熔絲結(jié)構(gòu)為主，其產(chǎn)品廣泛應(yīng)用與軍用航天等領(lǐng)域。（3）Xilinx公司FPGA的結(jié)構(gòu)FPGA典型結(jié)構(gòu)通常包括可編程邏輯塊、可編程I/O塊、可編程互聯(lián)線以及其他輔助資源。完整的SLICE除了包括LUT、D觸發(fā)器等主要功能外，還包括快速進(jìn)位鏈，MUX、乘與門(mén)等?？梢耘渲贸捎|發(fā)器或者鎖存器等。2）可編程塊RAM問(wèn)：分布式RAM是如何產(chǎn)生的及其與Block RAM的區(qū)別？CLB單元生產(chǎn)的distrubute RAM，CLB是FPGA的基本單元，block RAM也是基本單元，但分布RAM要由CLB單元生成。所以SliceM比SliceL多的功能就是做存儲(chǔ)器和移位。在userguide中，也畫(huà)了SRL16的圖，它就是一個(gè)查找表。注：所以SliceM比SliceL多的功能就是做存儲(chǔ)器和移位寄存器。CLB的結(jié)構(gòu)下所示：?jiǎn)枺赫?qǐng)問(wèn)SliceM除了可實(shí)現(xiàn)Distribute RAM之外還能實(shí)現(xiàn)什么功能？SliceM實(shí)現(xiàn)Distribute RAM時(shí)使用SliceM中的SRL16存儲(chǔ)單元么？如果看SliceM的圖，是看不到里面有專門(mén)這個(gè)SRL16的。而block RAM則固定在FPGA內(nèi)，無(wú)論使用與否都存在于那里。快速進(jìn)位鏈可以實(shí)現(xiàn)邏輯之間的快速級(jí)聯(lián)，保證在同一列上的SLICE/CLB之間以最短的延時(shí)實(shí)現(xiàn)進(jìn)位級(jí)聯(lián)。分別將若干個(gè)LUT/SLICE級(jí)聯(lián)，并實(shí)現(xiàn)寬位輸入的任意組合邏輯。可以看到，SLICE內(nèi)部主要包括兩個(gè)LUT、兩個(gè)D觸發(fā)器，以及其他MUX資源，其中LUT主要完成組合邏輯的功能，一個(gè)4輸入的LUT可以實(shí)現(xiàn)任意4輸入的組合邏輯，而D觸發(fā)器則主要實(shí)現(xiàn)（完成）時(shí)序邏輯的功能，它可以被用作寄存器或鎖存器。Lattice公司是首先提出在線可編程（ISP）技術(shù)的公司，在CPLD領(lǐng)域占有相當(dāng)?shù)氖袌?chǎng)。Flash型FPGA是近幾年的新興產(chǎn)品，其主要的特點(diǎn)在于利用Flash的非易失性保存編程信息，具有上電快，保密性高，設(shè)計(jì)簡(jiǎn)單等特點(diǎn)，其中Actel的公司的ProASIC3和Lattice公司的LatticeXP2產(chǎn)品均屬于此類FPGA。反熔絲型FPGA器件采用反熔絲開(kāi)關(guān)器件，具有體積小、防拷貝、抗輻射等特點(diǎn)，但只支持一次編程，通常用于軍用產(chǎn)品及大批量定型產(chǎn)品。為了消除邏輯冒險(xiǎn)，可以通過(guò)修改邏輯設(shè)計(jì)來(lái)實(shí)現(xiàn)，即在最簡(jiǎn)輸出邏輯表達(dá)式中增加多余項(xiàng)。通?？梢杂眠x通輸出的方法來(lái)避開(kāi)冒險(xiǎn)。電路輸出端的動(dòng)態(tài)冒險(xiǎn)一般都是由電路前級(jí)產(chǎn)生了靜態(tài)冒險(xiǎn)引起的，如果消除了靜態(tài)冒險(xiǎn)，動(dòng)態(tài)冒險(xiǎn)也能消除。組合電路中的冒險(xiǎn)，根據(jù)其產(chǎn)生的條件不同，可分為靜態(tài)冒險(xiǎn)和動(dòng)態(tài)冒險(xiǎn)。②如果復(fù)位信號(hào)是由內(nèi)部的組合邏輯產(chǎn)生，則為了克服毛刺的影響，一定要把復(fù)位信號(hào)接到寄存器的同步復(fù)位端，而不能做異步復(fù)位，或者作為寄存器的D輸入端的組合輸入。①如果復(fù)位信號(hào)是從芯片外部輸入的，而這個(gè)信號(hào)可能由于源端或PCB走線的原因引入毛刺的話，應(yīng)該首先對(duì)輸入的復(fù)位信號(hào)用時(shí)鐘打一拍進(jìn)行同步化處理。在行為建模時(shí)，復(fù)位信號(hào)作為控制信號(hào)被加入到事件列表中。對(duì)于包含多個(gè)邊沿信號(hào)的事件列表，則由譯碼的順序確定某個(gè)信號(hào)是時(shí)鐘，而其他是控制信號(hào)。鎖存器也可以由行為描述建模，采用電平敏感建模，對(duì)于不完整的分支語(yǔ)句會(huì)自動(dòng)綜合出鎖存器。但是完整的case加上default也有缺點(diǎn)，增加了工作的同時(shí)會(huì)降低代碼的覆蓋率（額外的default在作代碼覆蓋率檢查時(shí)是不覆蓋的）。需要注意的是，為了避免自動(dòng)綜合工具產(chǎn)生不必要的鎖存器結(jié)構(gòu)，在case分支語(yǔ)句中，應(yīng)增加默認(rèn)選項(xiàng)，默認(rèn)項(xiàng)賦值為無(wú)關(guān)值（x），有利于綜合器綜和出更優(yōu)化的電路。函數(shù)調(diào)用可以在行為描述語(yǔ)句中，也可以在數(shù)據(jù)流描述的連續(xù)賦值語(yǔ)句的右邊表達(dá)式中。（2）函數(shù)function函數(shù)使用關(guān)鍵字function和endfunction來(lái)聲明。為了避免這種情況的發(fā)生，可以在task關(guān)鍵字之后加上automatic修飾字，使任務(wù)在多次調(diào)用時(shí)地址空間多次分配，互不干涉。（1）任務(wù)task任務(wù)以關(guān)鍵字task和endtask來(lái)聲明，任務(wù)的定義很想模塊，必須定義在調(diào)用它的模塊內(nèi)，不過(guò)可以在模塊的功能描述主體之前，也可以在之后。函數(shù)是一種具有較弱行為能力的子程序（描述行為的能力弱），只能描述純組合電路的行為，包含一個(gè)或多個(gè)輸入?yún)?shù)，但不能包含輸出及雙向參數(shù)，此外它一定有一個(gè)返回值。如果任務(wù)需要返回某種結(jié)果，只能通過(guò)輸出或雙向參數(shù)變量。非阻塞賦值中，而非阻塞賦值中插入語(yǔ)句間延時(shí)的效果大致與阻塞賦值中相同，會(huì)在當(dāng)前的語(yǔ)句啟動(dòng)以后，延時(shí)一段時(shí)間輸出當(dāng)前時(shí)刻的邏輯結(jié)果，并且會(huì)忽略這段時(shí)間內(nèi)的所有輸入改變事件，不符合慣性延時(shí)和內(nèi)定延時(shí)的行為特點(diǎn)。2）非阻塞賦值：體現(xiàn)一定程度的并行特征。分為阻塞賦值和非阻塞賦值，也可以分為語(yǔ)句間延時(shí)和語(yǔ)句內(nèi)延時(shí)：1）阻塞賦值：該語(yǔ)句執(zhí)行完才能執(zhí)行下一條語(yǔ)句。行為描述是基于周期行為的，always結(jié)構(gòu)依次執(zhí)行語(yǔ)句，并且是無(wú)限反復(fù)運(yùn)行。這是由它的硬件背景決定的，數(shù)據(jù)流建模的連續(xù)賦值語(yǔ)句基于電平敏感行為，總是處于活躍狀態(tài)，即只要賦值語(yǔ)句右邊表達(dá)式中任一變量發(fā)生電平變化，該表達(dá)式即被重新計(jì)算，然后將新值傳遞給左邊。所以上述連續(xù)賦值語(yǔ)句只有句間延時(shí)，當(dāng)連續(xù)賦值語(yǔ)句的右側(cè)表達(dá)式中的操作數(shù)改變時(shí)，就會(huì)計(jì)算右側(cè)表達(dá)式，若新的結(jié)果值與原來(lái)的值不同，進(jìn)程被觸發(fā)。▲在連續(xù)賦值語(yǔ)句中使用語(yǔ)句間延時(shí)，可以描述慣性延時(shí)。注：語(yǔ)句間延時(shí)和語(yǔ)句內(nèi)延時(shí)的定義如下：Nsum = a+b。除了在連續(xù)賦值語(yǔ)句中定義延時(shí)外，也可以在線網(wǎng)聲明時(shí)說(shuō)明。assign 5 change=upamp。包含多個(gè)延時(shí)值的時(shí)候，多個(gè)延時(shí)值定義的順序是上升、下降、關(guān)斷。若沒(méi)有規(guī)定則延時(shí)值為0。另一種延時(shí)表示為信號(hào)在經(jīng)由金屬導(dǎo)線傳輸時(shí)產(chǎn)生的。電路延時(shí)按形成原理可分成兩種。（3）行為級(jí)建模對(duì)于復(fù)雜的設(shè)計(jì)，設(shè)計(jì)者更傾向于從電路外部功能的角度，也即從算法的角度對(duì)電路進(jìn)行描述。一般使用門(mén)級(jí)電路的實(shí)例引用來(lái)建模。存儲(chǔ)器能夠通過(guò)數(shù)組下標(biāo)作為地址來(lái)進(jìn)行訪問(wèn)某個(gè)字，但每個(gè)存儲(chǔ)器字是一個(gè)向量型寄存器，只能整體訪問(wèn)，無(wú)法訪問(wèn)其中的某個(gè)位。它只能在always和initial語(yǔ)句中被賦值。1）線網(wǎng)：用wire進(jìn)行聲明，默認(rèn)位寬為1，線網(wǎng)類型表達(dá)了電路網(wǎng)絡(luò)中的物理連線，該類型變量的值則由連接器件的輸出端連續(xù)驅(qū)動(dòng)，只要輸入發(fā)生變化，輸出就重新進(jìn)行計(jì)算、更新。否則，會(huì)造成前仿真和后仿真的結(jié)果不一致。（9）通常在Verilog語(yǔ)言中，有always和initial兩個(gè)程序塊，synopsys的綜合工具忽略initial程序塊，并將產(chǎn)生警告。（5）不要在代碼描述中加入specify語(yǔ)句去規(guī)定多周期路徑（6）避免觸發(fā)器在綜合過(guò)程中生成鎖存器，在if…else…語(yǔ)句中，如果設(shè)計(jì)沒(méi)有很好地覆蓋到各種情況，就很有可能綜合產(chǎn)生一些鎖存器的結(jié)構(gòu)。（7）保證敏感列表完整，避免仿真和綜合過(guò)程中出現(xiàn)功能錯(cuò)誤。時(shí)序電路基本工作原理是依據(jù)當(dāng)前狀態(tài)和輸入信號(hào)，在時(shí)鐘同步信號(hào)的作用下進(jìn)入到下一狀態(tài)，同時(shí)產(chǎn)生相應(yīng)的輸出。在頂層模塊中，除I/O引腳和不需要綜合的模塊外，其余作為次級(jí)頂層模塊。BIST（Builtin Self Test）是在設(shè)計(jì)時(shí)在電路中植入相關(guān)功能電路用于提供自我測(cè)試功能的技術(shù)，以此降低器件測(cè)試對(duì)自動(dòng)測(cè)試設(shè)備（ATE）的依賴程度。使用詳見(jiàn)《SOC設(shè)計(jì)方法與實(shí)現(xiàn)》P108（6）對(duì)布線的考慮在芯片設(shè)計(jì)流程中，布線是最后的階段，其功能是根據(jù)門(mén)級(jí)網(wǎng)表的描述實(shí)現(xiàn)各個(gè)單元的連接。DesignWare是由Synopsys公司提供的IP庫(kù)，其中的Foundation IP中包含很多設(shè)計(jì)中經(jīng)常會(huì)用到的功能單元，這些功能單元是用特定的架構(gòu)實(shí)現(xiàn)的。▲提供特殊測(cè)試功能的邏輯應(yīng)該被劃分為單獨(dú)的模塊。為了到達(dá)這一目的，可以使用層次化設(shè)計(jì)。④根據(jù)時(shí)鐘的相關(guān)性劃分模塊應(yīng)當(dāng)盡量根據(jù)時(shí)鐘的相關(guān)性來(lái)劃分模塊。圖組合邏輯被分散在多個(gè)模塊圖組合邏輯歸并③把多周期路徑或偽路徑限制到一個(gè)模塊中▲如果在設(shè)計(jì)中包含了多周期路徑或偽路徑，應(yīng)盡可能地把這些邏輯限制到一個(gè)模塊中，并在代碼編寫(xiě)時(shí)用注釋行明確指出注：多周期路徑約束和FAL