【正文】 wireload model得出的，通過物理綜合能夠優(yōu)化網(wǎng)表并得到門級(jí)電路的布局信息。一般使用以下兩種操作模式。傳統(tǒng)的邏輯綜合方法是依賴于連線負(fù)載模型（Wireload Model）的，所用的連線延時(shí)信息是根據(jù)wireload model估算出來的。連線延時(shí)越來越起主導(dǎo)作用了。現(xiàn)在，EDA工具廣泛支持物理綜合，即將布局和優(yōu)化與邏輯綜合統(tǒng)一起來，引入真實(shí)（實(shí)際）的連線延時(shí)信息，減少了時(shí)序收斂所需要的迭代次數(shù)。▲在版圖布局規(guī)劃后，需要對(duì)電源網(wǎng)絡(luò)進(jìn)行功耗分析（PNA，Power Network Analysis），確定電源引腳的位置和電源線寬度。等到映射之后時(shí)序信息比較準(zhǔn)確時(shí)再進(jìn)行修正更有效。約束條件包括時(shí)序、面積和功耗的約束。通過HDL仿真器驗(yàn)證電路邏輯功能是否有效，及HDL描述是否符合設(shè)計(jì)所定義的功能期望。目前，設(shè)計(jì)的輸入是采用硬件描述語言（HDL），如Verilog或VHDL，所以，數(shù)字模塊的設(shè)計(jì)通常稱為RTL代碼編寫。軟件設(shè)計(jì)則包括算法優(yōu)化、應(yīng)用開發(fā)，以及操作系統(tǒng)、接口驅(qū)動(dòng)和應(yīng)用軟件的開發(fā)。這是一個(gè)需要反復(fù)評(píng)估修改直至滿足系統(tǒng)需求的過程。目前，一些EDA工具可以幫助我們完成這一步驟。因而，基于IP復(fù)用的設(shè)計(jì)是硬件實(shí)現(xiàn)的特點(diǎn)。軟硬件協(xié)同設(shè)計(jì)的SoC設(shè)計(jì)流程一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)（也稱為架構(gòu)設(shè)計(jì)），軟件結(jié)構(gòu)設(shè)計(jì)和ASIC設(shè)計(jì)（硬件設(shè)計(jì)）。IP核是具有復(fù)雜系統(tǒng)功能的能夠獨(dú)立出售的VLSI塊，經(jīng)過驗(yàn)證并能在設(shè)計(jì)中復(fù)用的功能模塊。也可以說是包含了設(shè)計(jì)和測(cè)試等更多技術(shù)的一項(xiàng)新的設(shè)計(jì)技術(shù)。這是SoC的主要價(jià)值所在——縮短產(chǎn)品的上市周期，因此，SoC更合理的定義為：SoC是在一個(gè)芯片上由于廣泛使用預(yù)定制模塊IP(Intellectual Property)而得以快速開發(fā)的集成電路。晶圓越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本；但對(duì)材料技術(shù)和生產(chǎn)技術(shù)的要求更高，一般認(rèn)為硅晶圓的直徑越大，代表這座晶圓廠有更好的技術(shù)，在生產(chǎn)晶圓的過程當(dāng)中，良品率是很重要的條件。這次分工的另一個(gè)特征是：系統(tǒng)設(shè)計(jì)和IP（知識(shí)產(chǎn)權(quán)）設(shè)計(jì)開始分工，它對(duì)集成電路產(chǎn)業(yè)的影響不亞于20世紀(jì)80年代Foundry與Fabless的分工。Foundry：芯片代工廠的簡(jiǎn)稱，不搞設(shè)計(jì)，沒有自己的IC產(chǎn)品，為Fabless提供完全意義上的代工，這使得Fabless可以放心地把產(chǎn)品交給Foundry而無需擔(dān)心知識(shí)產(chǎn)權(quán)外流。在這歷史過程中，世界IC產(chǎn)業(yè)為適應(yīng)技術(shù)的發(fā)展和市場(chǎng)的需求，其產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷了3次重大變革。第五階段：1993年隨著集成了1000萬個(gè)晶體管的16MB FLASH和256MB DRAM的研制成功，進(jìn)入了特大規(guī)模集成電路（ULSI，Ultra LargeScale Integration）時(shí)代。第二階段：1966年發(fā)展到集成度為100～1000個(gè)晶體管的中規(guī)模集成電路（MSI，MediumScale Integration）。第三階段：1967～1973年，研制出1000～100000個(gè)晶體管的大規(guī)模集成電路（LSI，LargeScale Integration）。第六階段：1994年由于集成1億個(gè)元件的1GB DRAM的研制成功，進(jìn)入巨大規(guī)模集成電路（GSI，Giga Scale Integration）時(shí)代。以生產(chǎn)為導(dǎo)向的初級(jí)階段20世紀(jì)60年代的集成電路產(chǎn)業(yè)就是半導(dǎo)體產(chǎn)業(yè)，IC設(shè)計(jì)只是附屬產(chǎn)品。Fabless：半導(dǎo)體集成電路行業(yè)中無生產(chǎn)線設(shè)計(jì)公司的簡(jiǎn)稱。 SoC概述隨著設(shè)計(jì)與制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)從晶體管的集成發(fā)展到邏輯門的集成，現(xiàn)在又發(fā)展到IP的集成，即SoC(SystemonaChip)設(shè)計(jì)技術(shù)，SoC design=system architecture + IC。工藝等級(jí)：～。從設(shè)計(jì)上來說，SoC就是一個(gè)通過設(shè)計(jì)復(fù)用達(dá)到高生產(chǎn)率的硬件軟件協(xié)同設(shè)計(jì)的過程。SoC的一般構(gòu)成：從大處來分，SoC含有：、時(shí)鐘電路、定時(shí)器、中斷控制器、串并行接口、其它外圍設(shè)備、I/O端口以及用于各種IP核之間的粘合邏輯等等；、非易失以及Cache等存儲(chǔ)器；、DAC、PLL以及一些高速電路中所用的模擬電路。1012SoC設(shè)計(jì)流程 軟硬件協(xié)同設(shè)計(jì)SoC通常被稱作系統(tǒng)級(jí)芯片或者片上系統(tǒng)，作為一個(gè)完整的系統(tǒng)，其包含硬件和軟件兩部分內(nèi)容。SoC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同在于以下兩方面：1）SoC設(shè)計(jì)更需要了解整個(gè)系統(tǒng)的應(yīng)用，定義出合理的芯片架構(gòu)，使得軟硬件配合達(dá)到系統(tǒng)最佳工作狀態(tài)。1．系統(tǒng)需求說明系統(tǒng)設(shè)計(jì)首先從確定所需的功能開始，包含系統(tǒng)基本輸入和輸出及基本算法需求，以及系統(tǒng)要求的功能、性能、功耗、成本和開發(fā)時(shí)間等。有了高級(jí)算法模型，便可以得到軟硬件協(xié)同仿真所需的可執(zhí)行的說明文檔。軟硬件劃分的合理性對(duì)系統(tǒng)的實(shí)現(xiàn)至關(guān)重要。 下面主要介紹硬件（芯片）設(shè)計(jì)：基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程硬件設(shè)計(jì)定義說明描述芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用的總線，以及各個(gè)模塊的詳細(xì)定義等。頂層模塊集成是將各個(gè)不同的功能模塊，包括新設(shè)計(jì)的與復(fù)用的整合在一起，形成一個(gè)完整的設(shè)計(jì)。在前仿真時(shí)，通常與具體的電路物理實(shí)現(xiàn)無關(guān)，沒有時(shí)序信息。其中，時(shí)序是最復(fù)雜和最關(guān)鍵的約束，決定了整個(gè)芯片的性能。版圖布局規(guī)劃完成的任務(wù)是確定設(shè)計(jì)中各個(gè)模塊在版圖上的位置，主要包括：▲I/O規(guī)劃，確定I/O的位置，定義電源和接地口的位置；▲模塊放置，定義各種物理的組、區(qū)域或模塊，對(duì)這些大的宏單元進(jìn)行放置；▲供電設(shè)計(jì)，設(shè)計(jì)整個(gè)版圖的供電網(wǎng)絡(luò)，基于電壓降（IR Drop）和電遷移進(jìn)行拓?fù)鋬?yōu)化?！谕瓿刹季植季€后，需要對(duì)整個(gè)版圖的布局進(jìn)行動(dòng)態(tài)功耗分析和靜態(tài)功耗分析。注：綜合(synthesis)：就是把思想轉(zhuǎn)換為實(shí)現(xiàn)欲想功能的可制造的設(shè)計(jì)，綜合是約束驅(qū)動(dòng)和基于路徑的：在進(jìn)行綜合時(shí)，對(duì)時(shí)序的約束和優(yōu)化都是針對(duì)路徑的，優(yōu)化時(shí)序就是優(yōu)化路徑上的時(shí)序，因?yàn)檫x定工藝后，單元的建立保持時(shí)間是固定的，因此只有改變路徑來滿足約束，綜合工具總是計(jì)算路徑的延時(shí)，并根據(jù)邏輯單元對(duì)時(shí)序的要求來判斷綜合結(jié)果中的路徑是否滿足設(shè)計(jì)要求。物理綜合是將邏輯綜合和布局布線結(jié)合起來設(shè)計(jì)方法學(xué)。在物理綜合時(shí)，就考慮布局布線的問題了（邏輯綜合沒有包含布局布線的信息），計(jì)算延時(shí)的方法不是通過連線負(fù)載模型得出的，而是通過布局信息得到。1）RTL到門級(jí)模式：在RTL到門級(jí)模式下，物理綜合的輸入信息是RTL級(jí)的設(shè)計(jì)電路、版圖規(guī)劃信息及含有版圖信息的物理綜合的庫(kù)文件。當(dāng)設(shè)計(jì)電路很龐大的時(shí)候，RTL到網(wǎng)表需要花費(fèi)的時(shí)間會(huì)很長(zhǎng)，而由于缺少實(shí)際的布局布線的信息，所得的網(wǎng)表對(duì)實(shí)際布局而言并不是優(yōu)化的。STA是一種靜態(tài)驗(yàn)證方法通過對(duì)提取電路中所有路徑上的延遲等信息的分析，計(jì)算出信號(hào)在時(shí)序路徑上的延遲，找出違背時(shí)序約束的錯(cuò)誤，如檢查建立時(shí)間（Setup Time）和保持時(shí)間（Hold Time）是否滿足要求。動(dòng)態(tài)驗(yàn)證的缺陷有：①現(xiàn)在SoC的發(fā)展趨勢(shì)是將上百萬個(gè)甚至更多門級(jí)電路集成在一個(gè)芯片上，通過動(dòng)態(tài)仿真的方法驗(yàn)證這樣的電路設(shè)計(jì)，則需要花費(fèi)很長(zhǎng)的時(shí)間?？蓽y(cè)性設(shè)計(jì)是SoC設(shè)計(jì)中的重要一步。注：在集成電路設(shè)計(jì)領(lǐng)域，通常所說的驗(yàn)證和測(cè)試是指兩種不同的事，其主要區(qū)別在于：驗(yàn)證是在設(shè)計(jì)過程中確認(rèn)所設(shè)計(jì)的電路功能的正確性，測(cè)試是指采用測(cè)試設(shè)備檢查芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。分布在芯片內(nèi)部寄存器與時(shí)鐘的驅(qū)動(dòng)電路構(gòu)成了一種樹狀結(jié)構(gòu)，這種結(jié)構(gòu)稱為時(shí)鐘樹。在布局之后，電路設(shè)計(jì)通過全局布線決定布局的質(zhì)量及提供大致的延時(shí)信息。后仿真也叫門級(jí)仿真、時(shí)序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗(yàn)證網(wǎng)表的功能和時(shí)序是否正確。當(dāng)在設(shè)計(jì)的最后階段發(fā)現(xiàn)個(gè)別路徑有時(shí)序問題或邏輯錯(cuò)誤時(shí)，有必要通過ECO對(duì)設(shè)計(jì)的局部進(jìn)行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。LVS用以確認(rèn)電路版圖網(wǎng)表結(jié)構(gòu)是否與其原始電路原理圖（網(wǎng)表）一致。Mentor的Catapult可實(shí)現(xiàn)C++到RTL級(jí)的綜合（高層次的綜合）。靜態(tài)驗(yàn)證是指采用分析電路的某些特性是否滿足設(shè)計(jì)要求的方法，來驗(yàn)證電路的正確與否。靜態(tài)驗(yàn)證只限于數(shù)字邏輯單路，其準(zhǔn)確性低于動(dòng)態(tài)驗(yàn)證，偶爾還會(huì)提供錯(cuò)誤信息。 靜態(tài)驗(yàn)證及相關(guān)工具靜態(tài)驗(yàn)證包括形式驗(yàn)證（從功能上對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證）和靜態(tài)時(shí)序分析（從時(shí)序上對(duì)設(shè)計(jì)驗(yàn)證）。數(shù)字后端設(shè)計(jì)：以生成可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)?！问津?yàn)證+靜態(tài)時(shí)序分析。*******************************************************************************▲布局布線前（即初次綜合和STA分析時(shí)），由于無布線信息，所以連線（wire）延時(shí)只能夠通過連接關(guān)系（與fanout相關(guān)）估計(jì)得到。*******************************************************************************PT使用方法與DC類似，給出報(bào)告。4 SOC系統(tǒng)結(jié)構(gòu)設(shè)計(jì)嵌入式軟件是運(yùn)行在SOC芯片之上的。（1）功能設(shè)計(jì)階段這一階段的主要目標(biāo)是根據(jù)應(yīng)用的需要，正確地定義系統(tǒng)功能，以此為基礎(chǔ)建立一個(gè)面向應(yīng)用需求的系統(tǒng)功能模型。系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的最初級(jí)階段需要確定芯片上使用的處理器（如處理器類型及個(gè)數(shù)）、總線（總線標(biāo)準(zhǔn)、總線架構(gòu)）和存儲(chǔ)器類型（需要哪些處理器）。在該階段需要關(guān)注更多的設(shè)計(jì)細(xì)節(jié)，如處理器的型號(hào)、存儲(chǔ)器容量、總線仲裁等。通用處理器：主要負(fù)責(zé)控制、操作系統(tǒng)平臺(tái)和一般的信號(hào)處理等任務(wù)?？膳渲锰幚砥鳎横槍?duì)不同應(yīng)用的需求，允許用戶配置具有不同體系結(jié)構(gòu)的處理器。AHB和ASB總線連接高性能系統(tǒng)模塊，ASB是舊版本的系統(tǒng)總線，使用三態(tài)總線，目前已被新版本的AHB總線所代替。在Wishbone中，所有核都連接在同一標(biāo)準(zhǔn)接口上。OCP：開放核協(xié)議（OCP，Open Core Protocol）是由OCPIP組織定義的IP互連協(xié)議。（1）RAM有SRAM、DRAM兩大類：▲SRAM（StaticRAM，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器），通常都用作計(jì)算機(jī)內(nèi)的主存儲(chǔ)器。SDRAM：SDRAM（同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）的價(jià)格低、體積小、容量大，與SRAM相比，SDRAM的控制邏輯復(fù)雜，速度較慢。這是目前電腦中用得最多的內(nèi)存，而且它有著成本優(yōu)勢(shì)?！鳩LASH（閃存），它結(jié)合了ROM和RAM的長(zhǎng)處，不僅具備電子可擦出可編程（EEPROM）的性能，還不會(huì)斷電丟失數(shù)據(jù)同時(shí)可以快速讀取數(shù)據(jù)（NVRAM的優(yōu)勢(shì)），U盤和MP3里用的就是這種存儲(chǔ)器。NAND FLASH寫入和擦除速度很快，但NAND FLASH沒有采取內(nèi)存的隨機(jī)讀取技術(shù)，它的讀取是以一次讀取一快的形式來進(jìn)行的，通常是一次讀取512個(gè)字節(jié)，采用這種技術(shù)的Flash比較廉價(jià)。多核處理器可以在處理器內(nèi)部共享緩存。而且房子里的其他設(shè)施都是共享的，所以多核共享緩存。形象的比喻是：雙CPU，他就是名副其實(shí)的兩套房子，每個(gè)房子有每個(gè)房子的大門，不會(huì)出現(xiàn)雙核心那樣一個(gè)房間因?yàn)槟承┰蛴绊懥硪婚g，即使某個(gè)房子播放音響也不會(huì)影響到另外一套房子。形象的比喻是：超線程技術(shù)實(shí)際上就相當(dāng)于把一個(gè)房間人為的通過添加屏風(fēng)或者推拉門來劃分成兩小間，雖然表面上每間居住者可以自己干自己的事，不互相影響，但是在出門時(shí)都要走同一個(gè)臥室門。上述說的是一個(gè)處理器芯片上集成核數(shù)的問題，然則在SOC中，本身就是一個(gè)芯片集成了一個(gè)系統(tǒng)，因此多核SOC和多處理器SOC是一個(gè)概念，因?yàn)槎际嵌鄠€(gè)處理引擎集成在一個(gè)芯片中。 可用的并發(fā)性設(shè)計(jì)師可以利用許多不同級(jí)別的并發(fā)性，通常這些級(jí)別的并發(fā)性可歸納為3中：指令并級(jí)發(fā)性、數(shù)據(jù)級(jí)并發(fā)性和任務(wù)級(jí)并發(fā)性。任務(wù)級(jí)并行性可以從原本的一個(gè)串行任務(wù)中提取出來。所以多核結(jié)構(gòu)可以根據(jù)處理器核的特性分為同構(gòu)多核結(jié)構(gòu)和異構(gòu)多核結(jié)構(gòu)。（2）核間通信多核處理器的各個(gè)核心之間需要進(jìn)行數(shù)據(jù)共享與同步，因此其硬件結(jié)構(gòu)必須支持核間通信?！谄匣ミB的結(jié)構(gòu)。在基于NOC的SOC中，處理器核之間依靠網(wǎng)絡(luò)和數(shù)據(jù)包交換機(jī)制，在一條由其他處理器或IP核構(gòu)成的連接或路由上完成數(shù)據(jù)的交互。通信子系統(tǒng)（S，switch組成的子系統(tǒng)），負(fù)責(zé)連接PE，實(shí)現(xiàn)計(jì)算資源之間的高速通信。在該SOC中，利用低功耗的ARM處理器實(shí)現(xiàn)接口和控制方面的需求，而DSP用來增加芯片對(duì)音視頻應(yīng)用中的信號(hào)處理能力。這些IP稱為驗(yàn)證IP（Verification IP），用于驗(yàn)證AHB的總線功能模型等，這些IP是不需要可綜合的。③硬核（Hard IP）網(wǎng)表文件經(jīng)過驗(yàn)證后，經(jīng)過布局規(guī)劃和布局布線后所產(chǎn)生的GDSII文件，即稱為硬核。模塊劃分的技巧如下：①關(guān)于芯片級(jí)的模塊劃分在進(jìn)行芯片級(jí)的模塊劃分時(shí)，建立明確的層次結(jié)構(gòu)仍然是經(jīng)典的設(shè)計(jì)形式，這種方式有助于基于IP復(fù)用設(shè)計(jì)的進(jìn)行。圖粘附邏輯圖消除粘附邏輯盡可能地把相關(guān)的組合邏輯集中到一個(gè)模塊中處理。把多周期路徑限制到一個(gè)模塊中處理可以減少綜合時(shí)間和優(yōu)化非多周期路徑的綜合結(jié)果。每個(gè)模塊盡量只使用一個(gè)時(shí)鐘，如果實(shí)在不能避免的話，應(yīng)該設(shè)計(jì)一個(gè)單獨(dú)的模塊負(fù)責(zé)時(shí)鐘同步。模塊劃分過程中還需要考慮以下幾點(diǎn)：▲時(shí)鐘生成應(yīng)該被劃分為單獨(dú)的模塊，如分頻電路、計(jì)數(shù)器、多路時(shí)鐘信號(hào)選擇器等。（5）芯片速度的考慮設(shè)計(jì)者計(jì)劃在設(shè)計(jì)中實(shí)現(xiàn)多少功能，運(yùn)行在什么速度下采用什么工藝實(shí)現(xiàn)，對(duì)設(shè)計(jì)做什么改動(dòng)來實(shí)現(xiàn)速度要求，選擇流水線結(jié)構(gòu)還是寄存器重新排序，組合邏輯不能太多地集中在兩個(gè)寄存器之間，有時(shí)候?yàn)榱烁倪M(jìn)速度，會(huì)選擇特殊結(jié)構(gòu)單元，如單周期乘法器、串行加法器鏈、復(fù)雜控制邏輯、大指令解碼單元等，這些可以在RTL中直接調(diào)用Synopsys的DesignWare庫(kù)。DesignWare在綜合時(shí)的調(diào)用可以是自動(dòng)的，也可以是手工的。其實(shí)，如果多路選擇器的輸出是供給設(shè)計(jì)中的不同部分使用的，就應(yīng)該將一個(gè)大的多路選擇器分解為多級(jí)的較小的多路選擇器，使原來非常集中的連線變得分散，從而解決布線的困難。ATE是Automatic Test