【正文】 全克服了動態(tài)時(shí)序驗(yàn)證的缺陷，是SoC設(shè)計(jì)中重要的一個(gè)環(huán)節(jié)。在后端設(shè)計(jì)的很多步驟完成后都要進(jìn)行靜態(tài)時(shí)序分析，如在邏輯綜合完成之后、在布局優(yōu)化之后、在布線完成后等。動態(tài)驗(yàn)證的缺陷有：①現(xiàn)在SoC的發(fā)展趨勢是將上百萬個(gè)甚至更多門級電路集成在一個(gè)芯片上，通過動態(tài)仿真的方法驗(yàn)證這樣的電路設(shè)計(jì)，則需要花費(fèi)很長的時(shí)間。②動態(tài)仿真取決于驗(yàn)證時(shí)采用的測試向量的覆蓋率及仿真平臺（Testbench）的性質(zhì)，因此往往只能測試到部分邏輯而其他的邏輯被忽略。形式驗(yàn)證也是一種靜態(tài)驗(yàn)證方法，與靜態(tài)時(shí)序分析一起構(gòu)成設(shè)計(jì)的靜態(tài)驗(yàn)證。在整個(gè)設(shè)計(jì)流程中會多次引入形式驗(yàn)證用于比較RTL代碼之間、門級網(wǎng)表與RTL代碼之間，以及門級網(wǎng)表之間在修改之前與修改之后功能的一致性?？蓽y性設(shè)計(jì)是SoC設(shè)計(jì)中的重要一步。通常，對于邏輯電路采用掃描鏈的可測試結(jié)構(gòu)，對于芯片的輸入/輸出端口采用邊界掃描的可測試結(jié)構(gòu)?；舅枷胧峭ㄟ^插入掃描鏈，增加電路內(nèi)部節(jié)點(diǎn)的可控性和可觀測性，以達(dá)到提高測試效率的目的。一般在邏輯綜合或物理綜合后進(jìn)行掃描電路的插入和優(yōu)化。注：在集成電路設(shè)計(jì)領(lǐng)域，通常所說的驗(yàn)證和測試是指兩種不同的事，其主要區(qū)別在于：驗(yàn)證是在設(shè)計(jì)過程中確認(rèn)所設(shè)計(jì)的電路功能的正確性，測試是指采用測試設(shè)備檢查芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。驗(yàn)證可以通過軟件仿真、硬件模擬和形式驗(yàn)證等方法進(jìn)行，它是在流片之前要做的。SoC設(shè)計(jì)方法強(qiáng)調(diào)同步電路的設(shè)計(jì)，即所有的寄存器或一組寄存器是由同一個(gè)時(shí)鐘的同一個(gè)邊沿驅(qū)動的。構(gòu)造芯片內(nèi)部全局或局部平衡的時(shí)鐘鏈的過程稱為時(shí)鐘樹綜合。分布在芯片內(nèi)部寄存器與時(shí)鐘的驅(qū)動電路構(gòu)成了一種樹狀結(jié)構(gòu)，這種結(jié)構(gòu)稱為時(shí)鐘樹。時(shí)鐘樹綜合是在布線設(shè)計(jì)之前進(jìn)行的。這一階段完成所有節(jié)點(diǎn)的連接。布線工具通常將布線分為兩個(gè)階段：全局布線與詳細(xì)布線。在布局之后，電路設(shè)計(jì)通過全局布線決定布局的質(zhì)量及提供大致的延時(shí)信息。為了減少綜合到布局的迭代次數(shù)及提高布局的質(zhì)量，通常在全局布線之后要提取一次時(shí)序信息，盡管此時(shí)的時(shí)序信息沒有詳細(xì)布線之后得到的準(zhǔn)確，得到的時(shí)序信息將被反標(biāo)(BackAnnotation)到設(shè)計(jì)網(wǎng)表上（用于替代wire load model估算的連線延時(shí)），用于做靜態(tài)時(shí)序分析，只有當(dāng)時(shí)序得到滿足時(shí)才進(jìn)行到下一階段。詳細(xì)布線是布局工具做的最后一步，在詳細(xì)布線完成之后，可以得到精確的時(shí)序信息。通過提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻和電容值，得到SPEF文件，SPEF通過PT轉(zhuǎn)換成SDF被反標(biāo)回設(shè)計(jì)，用于做靜態(tài)時(shí)序分析和后仿真。后仿真也叫門級仿真、時(shí)序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗(yàn)證網(wǎng)表的功能和時(shí)序是否正確。后仿真一般使用標(biāo)準(zhǔn)延時(shí)（SDF，Standard Delay Format)文件來輸入延時(shí)信息。1）ECO修改是工程修改命令的意思。2）這一步實(shí)際上是正常設(shè)計(jì)流程的一個(gè)例外。當(dāng)在設(shè)計(jì)的最后階段發(fā)現(xiàn)個(gè)別路徑有時(shí)序問題或邏輯錯(cuò)誤時(shí)，有必要通過ECO對設(shè)計(jì)的局部進(jìn)行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。在大規(guī)模的IC設(shè)計(jì)中，ECO修改是一種有效、省時(shí)的方法，通常會被采用。物理驗(yàn)證是對版圖的設(shè)計(jì)規(guī)則檢查（DRC，Design Rule Check）及邏輯圖網(wǎng)表和版圖網(wǎng)表比較（LVS，Layout Vs. Schematic）。DRC用以保證制造良率。LVS用以確認(rèn)電路版圖網(wǎng)表結(jié)構(gòu)是否與其原始電路原理圖（網(wǎng)表）一致。3 SOC設(shè)計(jì)與EDA工具 電子系統(tǒng)級設(shè)計(jì)與工具SoC的設(shè)計(jì)趨勢正從RTL向電子系統(tǒng)級（ESL，Electronic System Level）轉(zhuǎn)移。ESL可以幫助設(shè)計(jì)者從更高層次進(jìn)行電路設(shè)計(jì)，能協(xié)助工程師進(jìn)行系統(tǒng)級設(shè)計(jì)、結(jié)構(gòu)定義、算法開發(fā)、軟硬件劃分和協(xié)同設(shè)計(jì)、建立虛擬原型機(jī)，以及驗(yàn)證不同架構(gòu)方案的可行性等。目前的ESL工具通常采用工業(yè)標(biāo)準(zhǔn)語言進(jìn)行建模，如C/C++、System C、SystemVerilog等，常用的軟硬件協(xié)同設(shè)計(jì)驗(yàn)證工具有Mentor公司的Seamless和Carbon Design Systems公司的SoC Designer。Mentor的Catapult可實(shí)現(xiàn)C++到RTL級的綜合（高層次的綜合）。 驗(yàn)證的分類及相關(guān)工具SOC設(shè)計(jì)中驗(yàn)證包含以下幾個(gè)方面：▲驗(yàn)證原始描述的正確性；▲驗(yàn)證設(shè)計(jì)的邏輯功能是否符合設(shè)計(jì)規(guī)范的要求；▲驗(yàn)證設(shè)計(jì)結(jié)果的時(shí)序是否符合原始設(shè)計(jì)規(guī)范的性能指標(biāo)；▲驗(yàn)證結(jié)果是否包含違反物理設(shè)計(jì)規(guī)則的錯(cuò)誤。 驗(yàn)證方法的分類動態(tài)驗(yàn)證也叫仿真，是指從電路的描述提取模型，然后將外部激勵(lì)信號或數(shù)據(jù)施加于此模型，通過觀察該模型在外部的激勵(lì)信號作用下的實(shí)時(shí)響應(yīng)來判斷該電路系統(tǒng)是否實(shí)現(xiàn)了預(yù)期的功能。仿真目前最常用的是基于事件驅(qū)動的方法，也在發(fā)展周期驅(qū)動的方法。靜態(tài)驗(yàn)證是指采用分析電路的某些特性是否滿足設(shè)計(jì)要求的方法，來驗(yàn)證電路的正確與否。形式驗(yàn)證時(shí)近幾年來興起的一種驗(yàn)證方法，它需要有一個(gè)正確的模型作為參考，把待驗(yàn)證的電路與正確的模型進(jìn)行比較，并給出不同版本的電路是否在功能上等效的結(jié)論，他利用理論證明的方法來驗(yàn)證設(shè)計(jì)結(jié)果的正確性。比較動態(tài)驗(yàn)證和靜態(tài)驗(yàn)證，各有優(yōu)勢和不足。動態(tài)仿真主要是模擬電路的功能行為，必須給出適當(dāng)?shù)募?lì)信號，然而很難選擇激勵(lì)來達(dá)到覆蓋電路所有功能的目的，同時(shí)動態(tài)仿真很耗費(fèi)時(shí)間。靜態(tài)驗(yàn)證只限于數(shù)字邏輯單路，其準(zhǔn)確性低于動態(tài)驗(yàn)證，偶爾還會提供錯(cuò)誤信息。 動態(tài)驗(yàn)證及相關(guān)工具動態(tài)驗(yàn)證的工具很多，主要由電路級仿真工具，如SPICE、TimeMill、NanoSim，以及邏輯仿真工具，如VCS、VerilogXL、NC Verilog、Modelsiim等?！娐芳壏抡婀ぞ吣M晶體管級的電路行為特性，主要用于模擬電路的設(shè)計(jì)?！壿嫹抡婀ぞ呖梢苑抡嫘袨榧墶TL級和門級網(wǎng)表的數(shù)字電路，有Synopsys的VCS和Mentor的Modelsim。 靜態(tài)驗(yàn)證及相關(guān)工具靜態(tài)驗(yàn)證包括形式驗(yàn)證（從功能上對設(shè)計(jì)進(jìn)行驗(yàn)證）和靜態(tài)時(shí)序分析（從時(shí)序上對設(shè)計(jì)驗(yàn)證）?！问津?yàn)證工具有Synopsys公司的Formality及Cadance公司的Encounter Conformal Equivalent Checker等?！o態(tài)時(shí)序分析工具有Synopsys公司的Primetime。注：下面列出IC前端設(shè)計(jì)流程中使用到的EDA工具數(shù)字前端設(shè)計(jì)：以生成可以布局布線的網(wǎng)表為終點(diǎn)。數(shù)字后端設(shè)計(jì)：以生成可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。圖中沒有物理綜合，這是一個(gè)傳統(tǒng)的流程：邏輯綜合+布局布線，目前的一個(gè)趨勢是邏輯綜合和布局布線的集成，即物理綜合，所以物理綜合慢慢的取代了從邏輯綜合到布線這一系列步驟，即物理綜合工具可以完成從邏輯綜合到布線之間多個(gè)工具完成的功能?！酝姆椒ㄊ菍W(wǎng)表文件（綜合后文件）做門級仿真。此種方式的仿真時(shí)間較長，且覆蓋率相對較低?！问津?yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式。*********************************************************************************************************************************************************************************************************************************************SYNOPSYS – Design Compiler：傳統(tǒng)的邏輯綜合工具初次綜合時(shí)，使用wire load model來估算延時(shí)。SYNOPSYS – Prime Time在初次進(jìn)行靜態(tài)時(shí)序分析時(shí)，仍然采用wire load model來估算電路時(shí)序。*******************************************************************************▲布局布線前（即初次綜合和STA分析時(shí)），由于無布線信息，所以連線（wire）延時(shí)只能夠通過連接關(guān)系（與fanout相關(guān)）估計(jì)得到?！?dāng)特征尺寸降低時(shí)，此種估計(jì)方法越來越不準(zhǔn)確，所以可以使用physical synthesis技術(shù)?！诓季植季€后，布局布線工具可以提取出實(shí)際布線后的線網(wǎng)負(fù)載電容，此時(shí)PT可以計(jì)算實(shí)際延時(shí)(backannote）?？梢詫⒀訒r(shí)信息寫入SDF文件用，然后反向標(biāo)注到DC綜合工具進(jìn)行時(shí)序的優(yōu)化。*******************************************************************************PT使用方法與DC類似，給出報(bào)告。以上是后端設(shè)計(jì)流程及EDA工具，也是傳統(tǒng)的流程。目前隨著EDA軟件的功能越來越強(qiáng)，各大EDA公司都推出了RTL到GDSII的完整工具包。這樣大大減少了使用不同工具帶來的數(shù)據(jù)格式不同等問題，如Synopsys的Galaxy平臺、Candence公司的SOC Encounter、Magma公司的Blaster等。4 SOC系統(tǒng)結(jié)構(gòu)設(shè)計(jì)嵌入式軟件是運(yùn)行在SOC芯片之上的。軟件和硬件的有效結(jié)合決定了系統(tǒng)的效率和性能。電子系統(tǒng)級（ESL，electronic system lever）設(shè)計(jì)以抽象方式來描述SOC系統(tǒng)，給軟硬件工程師提供一個(gè)虛擬的硬件原型平臺（已經(jīng)比較細(xì)節(jié)化了，面向某一應(yīng)用領(lǐng)域的基礎(chǔ)底層平臺，針對該領(lǐng)域內(nèi)不同應(yīng)用的特點(diǎn)進(jìn)行微小的擴(kuò)展或者裁剪即可滿足需求，增加了設(shè)計(jì)的復(fù)用性—ESL三步走的最有一步的結(jié)果），用以進(jìn)行硬件系統(tǒng)結(jié)構(gòu)的探索和軟件程序的開發(fā)。SOC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的過程可以分為以下三個(gè)階段（上述的三步走）：功能設(shè)計(jì)階段、應(yīng)用驅(qū)動的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段及平臺導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段。（1）功能設(shè)計(jì)階段這一階段的主要目標(biāo)是根據(jù)應(yīng)用的需要，正確地定義系統(tǒng)功能，以此為基礎(chǔ)建立一個(gè)面向應(yīng)用需求的系統(tǒng)功能模型。需要考慮以下問題：①正確定義系統(tǒng)的輸入/輸出；②確定系統(tǒng)中各功能組件的功能行為；③各功能組件之間的互連結(jié)構(gòu)和通信方式。（2）應(yīng)用驅(qū)動的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段主要目標(biāo)是針對特定的應(yīng)用需求（如需要支持播放視頻、音頻等），確定SOC的系統(tǒng)結(jié)構(gòu)。將設(shè)計(jì)劃分為一系列硬件模塊和軟件任務(wù)，并確定各軟硬件之間的接口規(guī)范。系統(tǒng)結(jié)構(gòu)設(shè)計(jì)的最初級階段需要確定芯片上使用的處理器（如處理器類型及個(gè)數(shù)）、總線（總線標(biāo)準(zhǔn)、總線架構(gòu)）和存儲器類型（需要哪些處理器）。在這一階段也確定了軟硬件的劃分，如那些任務(wù)用處理器完成，哪些任務(wù)用硬件加速器完成。通過這一階段，可以得到一個(gè)高抽象層次的SOC系統(tǒng)結(jié)構(gòu)平臺。（3）平臺導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段主要目標(biāo)是創(chuàng)建一個(gè)較低抽象層次的SOC硬件平臺（即上面說的硬件原型平臺）。在該階段需要關(guān)注更多的設(shè)計(jì)細(xì)節(jié)，如處理器的型號、存儲器容量、總線仲裁等。本階段所構(gòu)建的SOC平臺將是面向某一應(yīng)用領(lǐng)域（如手機(jī)）的基礎(chǔ)底層平臺，針對該領(lǐng)域內(nèi)不同的應(yīng)用特點(diǎn)僅需對該平臺進(jìn)行微小的擴(kuò)展或裁減即可，大大增加設(shè)計(jì)復(fù)用性。基于該階段構(gòu)建的SOC平臺進(jìn)行設(shè)計(jì)的方法稱為基于平臺的設(shè)計(jì)方法。 SOC中常用的處理器分為三類：通用處理器、數(shù)字信號處理器和可配置處理器。通用處理器：主要負(fù)責(zé)控制、操作系統(tǒng)平臺和一般的信號處理等任務(wù)。無法滿足計(jì)算密集型任務(wù)對于實(shí)時(shí)性的需要。如ARM系列處理器、MIPS系列處理器、PowerPC系列處理器數(shù)字信號處理器DSP：常常被作為SOC中的核心處理器或者在多核SOC中被作為對計(jì)算密集型任務(wù)進(jìn)行加速的處理器。如TI系列DSP、ADI系列DSP、Freescale系列DSP?？膳渲锰幚砥鳎横槍Σ煌瑧?yīng)用的需求，允許用戶配置具有不同體系結(jié)構(gòu)的處理器。如Tensilica系列處理器、Nios系列處理器、ARC系列處理器。 SOC中常用的總線較有影響力的片上總線標(biāo)準(zhǔn)有ARM公司的AMBA總線、IBM公司的CoreConnect總線、Silicore Corp公司的Wishbone總線和Altera公司的Avalon總線等。（1）AMBA總線標(biāo)準(zhǔn)包括AHB（Advanced Highperformance Bus）總線、ASB （Advanced System Bus）總線、APB（Advanced Peripheral Bus）總線和AXI總線。AHB和ASB總線連接高性能系統(tǒng)模塊，ASB是舊版本的系統(tǒng)總線，使用三態(tài)總線，目前已被新版本的AHB總線所代替。APB連接低性能外圍設(shè)備。（2）CoreConnect總線包括PLB（Procesor Local Bus）總線、OPB（OnChip Peripheral Bus）總線、DCR（Device Control Register）總線在CoreConnect總線中，PLB總線連接高性能設(shè)備如處理器、存儲器接口、DMA等。OPB總線連接低性能設(shè)備如各種外圍接口等DCR總線主要用來訪問和配置PLB和OPB總線設(shè)備的狀態(tài)和控制寄存器（3）Wishbone總線是由Silicore公司推出的片上總線標(biāo)準(zhǔn)，這種總線具有簡單、靈活和開放的特點(diǎn)，現(xiàn)在已經(jīng)被OpenCores采用并組織維護(hù)。在Wishbone中，所有核都連接在同一標(biāo)準(zhǔn)接口上。當(dāng)需要時(shí)，系統(tǒng)設(shè)計(jì)者可以選擇在一個(gè)微處理器核上實(shí)現(xiàn)兩個(gè)接口，一個(gè)給高速設(shè)備，另一個(gè)給低速設(shè)備一個(gè)Wishbone系統(tǒng)由主設(shè)備、從設(shè)備、INTERCON和SYSCON組成。其中INTERCON定義了主設(shè)備和從設(shè)備之間的連接方式，而SYSCON用來產(chǎn)生系統(tǒng)時(shí)鐘和復(fù)位信號在Wishbone中有4種不同的連接方式可以使用，它們分別是點(diǎn)對點(diǎn)、數(shù)據(jù)流、共享總線和交叉連接方式（4）AVALON總線主要應(yīng)用在FPGA中，作為SOPC（System On a Programmable Chip）中的片上總線。SOPC：SystemonaProgrammableChip，即可編程片上系統(tǒng)