【正文】 速度快，占用內(nèi)存少。②動(dòng)態(tài)仿真取決于驗(yàn)證時(shí)采用的測(cè)試向量的覆蓋率及仿真平臺(tái)（Testbench）的性質(zhì)，因此往往只能測(cè)試到部分邏輯而其他的邏輯被忽略。通常，對(duì)于邏輯電路采用掃描鏈的可測(cè)試結(jié)構(gòu)，對(duì)于芯片的輸入/輸出端口采用邊界掃描的可測(cè)試結(jié)構(gòu)。驗(yàn)證可以通過(guò)軟件仿真、硬件模擬和形式驗(yàn)證等方法進(jìn)行，它是在流片之前要做的。時(shí)鐘樹(shù)綜合是在布線設(shè)計(jì)之前進(jìn)行的。為了減少綜合到布局的迭代次數(shù)及提高布局的質(zhì)量，通常在全局布線之后要提取一次時(shí)序信息，盡管此時(shí)的時(shí)序信息沒(méi)有詳細(xì)布線之后得到的準(zhǔn)確，得到的時(shí)序信息將被反標(biāo)(BackAnnotation)到設(shè)計(jì)網(wǎng)表上（用于替代wire load model估算的連線延時(shí)），用于做靜態(tài)時(shí)序分析，只有當(dāng)時(shí)序得到滿足時(shí)才進(jìn)行到下一階段。后仿真一般使用標(biāo)準(zhǔn)延時(shí)（SDF，Standard Delay Format)文件來(lái)輸入延時(shí)信息。在大規(guī)模的IC設(shè)計(jì)中，ECO修改是一種有效、省時(shí)的方法，通常會(huì)被采用。3 SOC設(shè)計(jì)與EDA工具 電子系統(tǒng)級(jí)設(shè)計(jì)與工具SoC的設(shè)計(jì)趨勢(shì)正從RTL向電子系統(tǒng)級(jí)（ESL，Electronic System Level）轉(zhuǎn)移。 驗(yàn)證的分類及相關(guān)工具SOC設(shè)計(jì)中驗(yàn)證包含以下幾個(gè)方面：▲驗(yàn)證原始描述的正確性；▲驗(yàn)證設(shè)計(jì)的邏輯功能是否符合設(shè)計(jì)規(guī)范的要求；▲驗(yàn)證設(shè)計(jì)結(jié)果的時(shí)序是否符合原始設(shè)計(jì)規(guī)范的性能指標(biāo)；▲驗(yàn)證結(jié)果是否包含違反物理設(shè)計(jì)規(guī)則的錯(cuò)誤。形式驗(yàn)證時(shí)近幾年來(lái)興起的一種驗(yàn)證方法，它需要有一個(gè)正確的模型作為參考，把待驗(yàn)證的電路與正確的模型進(jìn)行比較，并給出不同版本的電路是否在功能上等效的結(jié)論，他利用理論證明的方法來(lái)驗(yàn)證設(shè)計(jì)結(jié)果的正確性。 動(dòng)態(tài)驗(yàn)證及相關(guān)工具動(dòng)態(tài)驗(yàn)證的工具很多，主要由電路級(jí)仿真工具，如SPICE、TimeMill、NanoSim，以及邏輯仿真工具，如VCS、VerilogXL、NC Verilog、Modelsiim等。▲形式驗(yàn)證工具有Synopsys公司的Formality及Cadance公司的Encounter Conformal Equivalent Checker等。圖中沒(méi)有物理綜合，這是一個(gè)傳統(tǒng)的流程：邏輯綜合+布局布線，目前的一個(gè)趨勢(shì)是邏輯綜合和布局布線的集成，即物理綜合，所以物理綜合慢慢的取代了從邏輯綜合到布線這一系列步驟，即物理綜合工具可以完成從邏輯綜合到布線之間多個(gè)工具完成的功能。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式?！?dāng)特征尺寸降低時(shí)，此種估計(jì)方法越來(lái)越不準(zhǔn)確，所以可以使用physical synthesis技術(shù)。以上是后端設(shè)計(jì)流程及EDA工具，也是傳統(tǒng)的流程。軟件和硬件的有效結(jié)合決定了系統(tǒng)的效率和性能。需要考慮以下問(wèn)題：①正確定義系統(tǒng)的輸入/輸出；②確定系統(tǒng)中各功能組件的功能行為；③各功能組件之間的互連結(jié)構(gòu)和通信方式。在這一階段也確定了軟硬件的劃分，如那些任務(wù)用處理器完成，哪些任務(wù)用硬件加速器完成。本階段所構(gòu)建的SOC平臺(tái)將是面向某一應(yīng)用領(lǐng)域（如手機(jī)）的基礎(chǔ)底層平臺(tái)，針對(duì)該領(lǐng)域內(nèi)不同的應(yīng)用特點(diǎn)僅需對(duì)該平臺(tái)進(jìn)行微小的擴(kuò)展或裁減即可，大大增加設(shè)計(jì)復(fù)用性。無(wú)法滿足計(jì)算密集型任務(wù)對(duì)于實(shí)時(shí)性的需要。如Tensilica系列處理器、Nios系列處理器、ARC系列處理器。APB連接低性能外圍設(shè)備。當(dāng)需要時(shí)，系統(tǒng)設(shè)計(jì)者可以選擇在一個(gè)微處理器核上實(shí)現(xiàn)兩個(gè)接口，一個(gè)給高速設(shè)備，另一個(gè)給低速設(shè)備一個(gè)Wishbone系統(tǒng)由主設(shè)備、從設(shè)備、INTERCON和SYSCON組成。它不是總線定義，而是在IP核之間的一種獨(dú)立于總線之外的高性能接口規(guī)范。RAM，靜態(tài)隨機(jī)存儲(chǔ)器），是目前讀寫(xiě)最快的存儲(chǔ)設(shè)備，可以達(dá)到和處理器的時(shí)鐘同步，SRAM存儲(chǔ)器的接口簡(jiǎn)單，比較容易設(shè)計(jì)，SRAM在系統(tǒng)中常常作為處理器的緩存（如CPU的一級(jí)緩存和二級(jí)緩存）。DRAM保留數(shù)據(jù)的時(shí)間很短，速度也比SRAM慢，不過(guò)它還是比任何的ROM都要快。DDRAM：DDRAM（雙倍傳輸速度隨機(jī)存儲(chǔ)器）采用雙倍數(shù)據(jù)技術(shù)，這種改進(jìn)型的RAM和SDRAM是基本一樣的，不同之處在于它可以在一個(gè)時(shí)鐘讀寫(xiě)兩次數(shù)據(jù)，支持在時(shí)鐘的上升沿和下降沿同時(shí)進(jìn)行數(shù)據(jù)的傳輸，從而增加數(shù)據(jù)的吞吐量。在很多高端的顯卡上，也配備了高速DDRAM來(lái)提高帶寬，這可以大幅度提高3D加速卡的像素渲染能力。NOR Flash和NAND Flash是現(xiàn)在市場(chǎng)上兩種主要的Flash存儲(chǔ)器。用戶不能直接運(yùn)行NAND Flash上的代碼，因此好多使用NAND Flash的開(kāi)發(fā)板除了使用NAND FLASH。形象的比喻是：雙核心可以形象比喻成一套兩居室，房子里有兩個(gè)屋子，每個(gè)屋子都是獨(dú)立存在的，不互相干擾。②多處理器（SMP Symmetric MultiProcessing）是指在一個(gè)計(jì)算機(jī)上匯集了一組處理器（多CPU），多CPU則是真正意義上的多核心，不光是處理器核心有多個(gè)，其他例如緩存等硬件配置也都是多份的。每個(gè)房子都有自己的設(shè)施?！诵呐c核心之間的通信是由因此在書(shū)本中是這么表達(dá)的：多核SOC或多處理器SOCP45《SOC的設(shè)計(jì)方法與實(shí)現(xiàn)》第二版。（1）指令級(jí)并發(fā)性（ILP，Instruction Level Parallelism）利用指令之間的無(wú)關(guān)性，使得多條指令可以同時(shí)執(zhí)行，改變傳統(tǒng)串行執(zhí)行指令造成的較大延時(shí)，提高指令和程序的執(zhí)行效率。與前兩類并行性相比，任務(wù)級(jí)并行性對(duì)于結(jié)構(gòu)設(shè)計(jì)師更為重要。①同構(gòu)多核結(jié)構(gòu)：一個(gè)芯片上集成了多個(gè)相同的處理器，這些處理器執(zhí)行相同或類似的任務(wù)，多用于服務(wù)器市場(chǎng)。高效的通信機(jī)制是保證多核處理器高性能的關(guān)鍵?；谄匣ミB的結(jié)構(gòu)是指每個(gè)處理器核具有獨(dú)立的處理單元和cache，各個(gè)處理器核通過(guò)總線（交叉開(kāi)關(guān)或片上網(wǎng)絡(luò)等方式）連接在一起，利用消息傳遞機(jī)制進(jìn)行通信。NOC借鑒了計(jì)算機(jī)網(wǎng)絡(luò)的理念。②TI的開(kāi)放式多媒體應(yīng)用平臺(tái)（OMAP）架構(gòu)：在異構(gòu)多核處理器方面，RISC通用處理器和DSP的結(jié)構(gòu)收到了業(yè)界的廣泛關(guān)注，產(chǎn)品以TI的OMAP最具代表性。圖 TI OMAP結(jié)構(gòu) SOC中的軟件結(jié)構(gòu)在一個(gè)SOC的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)中，除了硬件結(jié)構(gòu)外，還包括軟件結(jié)構(gòu)。（2）從設(shè)計(jì)流程上來(lái)區(qū)分①軟核（Soft IP）利用Verilog或VHDL等硬件描述語(yǔ)言，依照所制定的規(guī)格，將系統(tǒng)所需的功能寫(xiě)成RTL的程序，被稱為軟核。硬核的設(shè)計(jì)與工藝已經(jīng)完成而且無(wú)法修改，用戶得到的硬核僅是產(chǎn)品功能而不是產(chǎn)品設(shè)計(jì)。頂層模塊組織結(jié)構(gòu)要簡(jiǎn)單，這樣可以使得頂層連接更加簡(jiǎn)單、直觀，同時(shí)也有利于分塊式的布局布線。這是因?yàn)榫C合器在默認(rèn)的工作模式下綜合優(yōu)化時(shí)，不能跨越模塊邊界對(duì)相關(guān)的組合邏輯做歸并優(yōu)化處理。把多周期路徑或偽路徑限制到一個(gè)模塊中，可以方便設(shè)計(jì)者給出相關(guān)的綜合及靜態(tài)時(shí)序分析的約束，同時(shí)也便于設(shè)計(jì)者在后端設(shè)計(jì)實(shí)現(xiàn)后進(jìn)行檢查。圖同步時(shí)鐘模塊（3）對(duì)時(shí)鐘的處理設(shè)計(jì)中需要多少個(gè)時(shí)鐘，芯片中的時(shí)鐘是從哪里來(lái)的呢，是內(nèi)部產(chǎn)生的嗎，是由鎖相環(huán)（PLL）產(chǎn)生的嗎，還是由電路分頻器、異步計(jì)數(shù)器、串行計(jì)數(shù)器或者同步計(jì)數(shù)器提供的時(shí)鐘？為了方便后續(xù)設(shè)計(jì)，最好將時(shí)鐘產(chǎn)生電路與芯片的其余部分分開(kāi)?！偩€接口邏輯應(yīng)被劃分為單獨(dú)的模塊，如總線接口、地址譯碼器。注：對(duì)于一些特定的功能單元，如加法器、乘法器、存儲(chǔ)器，其性能與實(shí)現(xiàn)的架構(gòu)有著緊密的關(guān)系。手工的方法是指在RTL代碼編寫(xiě)時(shí)將選用的DesignWare單元“隱含”進(jìn)去，這樣在綜合時(shí)就能夠選用指定的DesignWare了。另一個(gè)常見(jiàn)的布線擁擠的例子是多個(gè)偏上RAM/ROM共用一個(gè)BIST模塊，由于BIST信號(hào)送到每一塊RAM/ROM上，在這個(gè)BIST模塊附近常會(huì)出現(xiàn)布線阻塞。 可綜合RTL代碼編寫(xiě)指南 編碼風(fēng)格（1）在系統(tǒng)設(shè)計(jì)階段應(yīng)該為每個(gè)模塊進(jìn)行命名，最終的頂層模塊應(yīng)該以芯片的名稱來(lái)命名。（4）對(duì)于時(shí)序單元（建立時(shí)序電路時(shí)）必須采用非阻塞賦值。（6）不要在同一個(gè)always塊中同時(shí)使用阻塞賦值和非阻塞賦值語(yǔ)句。不要使用casex和casez。（8）盡量把需要綜合的代碼置于節(jié)點(diǎn)模塊，層次化模塊僅起到連接節(jié)點(diǎn)模塊的作用。B”，因?yàn)榫C合的時(shí)候相關(guān)的時(shí)序在選用的標(biāo)準(zhǔn)單元庫(kù)中都有描述。（2）變量有三種類型：線網(wǎng)（net）、寄存器（reg）和存儲(chǔ)器（memory）。與線網(wǎng)變量剛相反，reg變量如同觸發(fā)器，只在某種條件下（通常為時(shí)鐘信號(hào)邊沿）輸入驅(qū)動(dòng)才傳輸?shù)捷敵觯⒈３衷撝?，此時(shí)即使輸入變化或者沒(méi)有輸入驅(qū)動(dòng)，輸出仍然保持不變。reg標(biāo)量表示觸發(fā)器，reg向量表示寄存器，存儲(chǔ)器是一維寄存器數(shù)組，由寄存器組成。在門(mén)級(jí)，電路網(wǎng)絡(luò)用所有邏輯門(mén)的互連來(lái)表達(dá)是很直觀的。用assign語(yǔ)句，只要右端表達(dá)式上的某一操作數(shù)發(fā)生變化，表達(dá)式立即重新計(jì)算，并將值傳遞給左邊。這些延時(shí)不僅僅決定了電路工作的性能，如果設(shè)計(jì)不周，它們會(huì)影響電路工作的正確性。這個(gè)電荷聚集所需的時(shí)間稱為慣性延時(shí)。（2）門(mén)級(jí)建模延時(shí)門(mén)級(jí)建模設(shè)計(jì)中，Verilog語(yǔ)言可以在門(mén)實(shí)例化語(yǔ)句中規(guī)定慣性延時(shí)，即從門(mén)的任意輸入到輸出的傳輸延遲。③信號(hào)關(guān)斷：在門(mén)的輸入發(fā)生變化的情況下，門(mén)的輸出從0，1，x變化到高阻態(tài)z所需的時(shí)間。nand （1:2:3，3:4:5）； //定義了兩個(gè)延時(shí)，上升和下降（3）數(shù)據(jù)流建模延時(shí)在數(shù)據(jù)流建模設(shè)計(jì)中，延時(shí)的定義主要出現(xiàn)在連續(xù)賦值語(yǔ)句中。數(shù)據(jù)流建模中延時(shí)也可以定義上升、下降、關(guān)斷三種，并且每種延時(shí)值還可設(shè)定最小、典型、最大值。最終延時(shí)是兩種延時(shí)的累加，left變化后計(jì)算表達(dá)式，在3時(shí)間單位后到達(dá)連續(xù)賦值左端，但定義了線網(wǎng)延時(shí)，要在經(jīng)過(guò)2個(gè)時(shí)間單位才完成。 //語(yǔ)句內(nèi)延時(shí)：該語(yǔ)句已經(jīng)開(kāi)始執(zhí)行了，但把右式的值賦給左式的目標(biāo)之前延遲一段時(shí)間。我們可以將一個(gè)語(yǔ)句理解為一個(gè)進(jìn)程，首先是進(jìn)程的觸發(fā)，其次是執(zhí)行進(jìn)程，如有延時(shí)則執(zhí)行進(jìn)程掛起，等到延時(shí)結(jié)束時(shí)刻執(zhí)行進(jìn)程。連續(xù)賦值語(yǔ)句可以用來(lái)對(duì)線網(wǎng)進(jìn)行賦值，不能用來(lái)對(duì)寄存器進(jìn)行賦值。Initial和always結(jié)構(gòu)只能對(duì)寄存器變量進(jìn)行賦值。其中，基于電平觸發(fā)的always為組合邏輯建模，基于時(shí)鐘邊沿觸發(fā)的always為時(shí)序邏輯建模。在阻塞賦值語(yǔ)句中插入延時(shí)不能模擬實(shí)際電路中的慣性延時(shí)或者傳輸延時(shí)，因此不適合在阻塞賦值中插入延時(shí)。非阻塞賦值也可以插入語(yǔ)句間延時(shí)和語(yǔ)句內(nèi)延時(shí)，在非阻塞賦值中插入語(yǔ)句內(nèi)延時(shí)可以很好的描述實(shí)際電路行為中的傳輸延時(shí)，這也是在過(guò)程賦值中唯一推薦使用的延時(shí)描述。任務(wù)支持輸入、輸出和雙向的參數(shù)變量，但任務(wù)本身沒(méi)有類型的含意，所以沒(méi)有返回值。子程序的好處不僅僅體現(xiàn)在以下兩方面：▲避免對(duì)共通的程序段的重復(fù)書(shū)寫(xiě)▲有利于使整個(gè)設(shè)計(jì)代碼結(jié)構(gòu)清晰可讀。另外，任務(wù)和函數(shù)只能具有局部行為描述能力，不能包含完整的always和initial控制結(jié)構(gòu)，而只能在模塊的這些結(jié)構(gòu)中調(diào)用（即只能在initial或always中調(diào)用函數(shù)或者任務(wù)）。如果某任務(wù)在模塊的多個(gè)地方被并發(fā)調(diào)用，則會(huì)對(duì)同一存儲(chǔ)區(qū)進(jìn)行操作，這樣可能會(huì)導(dǎo)致出錯(cuò)。為了傳送變量的時(shí)序過(guò)程，只能采取全局變量的方法。函數(shù)通過(guò)在函數(shù)定義中顯示的給函數(shù)名賦值來(lái)實(shí)現(xiàn)返回值。為了避免自動(dòng)綜合出鎖存器，要求分支語(yǔ)句必須寫(xiě)完整所有的分支，此外敏感列表中也應(yīng)列舉齊所有的變量輸入和判斷條件中的信號(hào)。但是加上default就是告訴綜合器，別的分支情況我不關(guān)心，你想賦什么值都可以，綜合器就會(huì)根據(jù)前面的賦值情況，綜合出一個(gè)面積最小的組合邏輯出來(lái)or使綜合工具進(jìn)行更有效的邏輯化簡(jiǎn)。對(duì)于鎖存器類型的時(shí)序邏輯設(shè)計(jì)，可用帶反饋的條件操作符的連續(xù)賦值語(yǔ)句實(shí)現(xiàn)，例如，SRAM存儲(chǔ)器單元可建模成：Assign dataout=（CS_b==0）?（WE_b==0）?datain:dataout:1’bz。邊沿敏感always語(yǔ)句的事件列表中，時(shí)鐘不是由信號(hào)的名稱確定的。異步復(fù)位是指該時(shí)序電路當(dāng)復(fù)位信號(hào)到來(lái)后即可進(jìn)入復(fù)位處理。復(fù)位信號(hào)的處理十分重要，為了保證系統(tǒng)在上電后或者出現(xiàn)意外故障后可以回到一個(gè)固定的初始狀態(tài)，一般設(shè)計(jì)中都會(huì)有一個(gè)全局復(fù)位信號(hào)。由圖可知，當(dāng)輸入復(fù)位信號(hào)大于四個(gè)時(shí)鐘周期時(shí)可產(chǎn)生有效復(fù)位信號(hào)。組合電路輸出出現(xiàn)毛刺這種錯(cuò)誤現(xiàn)象稱為組合電路的冒險(xiǎn)。動(dòng)態(tài)冒險(xiǎn)，是指在輸入變化的前、后，穩(wěn)態(tài)輸出應(yīng)該變化，即輸出應(yīng)該1→0或0→，輸出出現(xiàn)短暫的反復(fù)現(xiàn)象，即輸出為1→0→1→0或0→1→0→1。功能冒險(xiǎn)是由電路的邏輯功能決定的，因此不能用修改邏輯設(shè)計(jì)的方法來(lái)消除。邏輯冒險(xiǎn)是在輸入變量發(fā)生變化時(shí)，排除了功能冒險(xiǎn)之后，由于門(mén)的延遲不同，可能產(chǎn)生的冒險(xiǎn)現(xiàn)象。Xilinx和Altera的FPGA的區(qū)別 （1）FPGA的分類按照器件工藝結(jié)構(gòu)的不同，F(xiàn)PGA可分為反熔絲型、SRAM型和Flash型。）大多數(shù)的FPGA產(chǎn)品屬于SRAM型FPGA，它基于SRAM工藝，可重復(fù)編程，應(yīng)用更為靈活，不過(guò)需要外加Flash或EPROM以保存編程信息，Altera、Xilinx等主流FPGA廠商的產(chǎn)品多屬于此類。Altera公司是目前全球第二大PLD廠商，目前其產(chǎn)品真不要分為高端的Stratix系列以及低端的Cyclone系列。整體結(jié)構(gòu)如圖所示：1）可編程（可配置）邏輯模塊（CLB）CLB（configurable logic block）是FPGA器件內(nèi)部最為主要的邏輯資源，大部分的邏輯功能都是在CLB上實(shí)現(xiàn)的，CLB在FPGA內(nèi)部成矩陣排列，每個(gè)CLB包括4個(gè)基本邏輯塊（SLICE），如圖所示：SLICE是FPGA內(nèi)部的基本邏輯單元，每個(gè)FPGA內(nèi)部的各SLICE之間通過(guò)快速進(jìn)位鏈串接起來(lái)，同時(shí)CLB之間通過(guò)開(kāi)關(guān)矩陣及互聯(lián)線連接起來(lái)，每個(gè)SLICE內(nèi)部的基本結(jié)構(gòu)如圖。SLICE內(nèi)部的MUX可以用于快速級(jí)聯(lián)相鄰的LUT或是相鄰的SLICE，以實(shí)現(xiàn)輸入信號(hào)更多、更復(fù)雜的組合邏輯。因此我們用寄存器資源來(lái)概括。由CLB生成分布式RAM，消耗邏輯資源。這樣就很清楚了：SliceM可實(shí)現(xiàn)Distribut RAM，而Distribut RAM是由SliceM中的LUT實(shí)現(xiàn)。比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。一個(gè)CLB包含4個(gè)SLICE，其中左邊兩個(gè)