【正文】 速度快，占用內(nèi)存少。②動態(tài)仿真取決于驗(yàn)證時采用的測試向量的覆蓋率及仿真平臺（Testbench）的性質(zhì)，因此往往只能測試到部分邏輯而其他的邏輯被忽略。通常，對于邏輯電路采用掃描鏈的可測試結(jié)構(gòu)，對于芯片的輸入/輸出端口采用邊界掃描的可測試結(jié)構(gòu)。驗(yàn)證可以通過軟件仿真、硬件模擬和形式驗(yàn)證等方法進(jìn)行，它是在流片之前要做的。時鐘樹綜合是在布線設(shè)計之前進(jìn)行的。為了減少綜合到布局的迭代次數(shù)及提高布局的質(zhì)量，通常在全局布線之后要提取一次時序信息，盡管此時的時序信息沒有詳細(xì)布線之后得到的準(zhǔn)確，得到的時序信息將被反標(biāo)(BackAnnotation)到設(shè)計網(wǎng)表上（用于替代wire load model估算的連線延時），用于做靜態(tài)時序分析，只有當(dāng)時序得到滿足時才進(jìn)行到下一階段。后仿真一般使用標(biāo)準(zhǔn)延時（SDF，Standard Delay Format)文件來輸入延時信息。在大規(guī)模的IC設(shè)計中，ECO修改是一種有效、省時的方法，通常會被采用。3 SOC設(shè)計與EDA工具 電子系統(tǒng)級設(shè)計與工具SoC的設(shè)計趨勢正從RTL向電子系統(tǒng)級（ESL，Electronic System Level）轉(zhuǎn)移。 驗(yàn)證的分類及相關(guān)工具SOC設(shè)計中驗(yàn)證包含以下幾個方面：▲驗(yàn)證原始描述的正確性；▲驗(yàn)證設(shè)計的邏輯功能是否符合設(shè)計規(guī)范的要求；▲驗(yàn)證設(shè)計結(jié)果的時序是否符合原始設(shè)計規(guī)范的性能指標(biāo)；▲驗(yàn)證結(jié)果是否包含違反物理設(shè)計規(guī)則的錯誤。形式驗(yàn)證時近幾年來興起的一種驗(yàn)證方法，它需要有一個正確的模型作為參考，把待驗(yàn)證的電路與正確的模型進(jìn)行比較，并給出不同版本的電路是否在功能上等效的結(jié)論，他利用理論證明的方法來驗(yàn)證設(shè)計結(jié)果的正確性。 動態(tài)驗(yàn)證及相關(guān)工具動態(tài)驗(yàn)證的工具很多，主要由電路級仿真工具，如SPICE、TimeMill、NanoSim，以及邏輯仿真工具，如VCS、VerilogXL、NC Verilog、Modelsiim等?！问津?yàn)證工具有Synopsys公司的Formality及Cadance公司的Encounter Conformal Equivalent Checker等。圖中沒有物理綜合，這是一個傳統(tǒng)的流程：邏輯綜合+布局布線，目前的一個趨勢是邏輯綜合和布局布線的集成，即物理綜合，所以物理綜合慢慢的取代了從邏輯綜合到布線這一系列步驟，即物理綜合工具可以完成從邏輯綜合到布線之間多個工具完成的功能。此種方法仿真時間短，覆蓋率高，為業(yè)界普遍采用的方式?！?dāng)特征尺寸降低時，此種估計方法越來越不準(zhǔn)確，所以可以使用physical synthesis技術(shù)。以上是后端設(shè)計流程及EDA工具，也是傳統(tǒng)的流程。軟件和硬件的有效結(jié)合決定了系統(tǒng)的效率和性能。需要考慮以下問題：①正確定義系統(tǒng)的輸入/輸出；②確定系統(tǒng)中各功能組件的功能行為；③各功能組件之間的互連結(jié)構(gòu)和通信方式。在這一階段也確定了軟硬件的劃分，如那些任務(wù)用處理器完成，哪些任務(wù)用硬件加速器完成。本階段所構(gòu)建的SOC平臺將是面向某一應(yīng)用領(lǐng)域（如手機(jī)）的基礎(chǔ)底層平臺，針對該領(lǐng)域內(nèi)不同的應(yīng)用特點(diǎn)僅需對該平臺進(jìn)行微小的擴(kuò)展或裁減即可，大大增加設(shè)計復(fù)用性。無法滿足計算密集型任務(wù)對于實(shí)時性的需要。如Tensilica系列處理器、Nios系列處理器、ARC系列處理器。APB連接低性能外圍設(shè)備。當(dāng)需要時，系統(tǒng)設(shè)計者可以選擇在一個微處理器核上實(shí)現(xiàn)兩個接口，一個給高速設(shè)備，另一個給低速設(shè)備一個Wishbone系統(tǒng)由主設(shè)備、從設(shè)備、INTERCON和SYSCON組成。它不是總線定義，而是在IP核之間的一種獨(dú)立于總線之外的高性能接口規(guī)范。RAM，靜態(tài)隨機(jī)存儲器），是目前讀寫最快的存儲設(shè)備，可以達(dá)到和處理器的時鐘同步，SRAM存儲器的接口簡單，比較容易設(shè)計，SRAM在系統(tǒng)中常常作為處理器的緩存（如CPU的一級緩存和二級緩存）。DRAM保留數(shù)據(jù)的時間很短，速度也比SRAM慢，不過它還是比任何的ROM都要快。DDRAM：DDRAM（雙倍傳輸速度隨機(jī)存儲器）采用雙倍數(shù)據(jù)技術(shù)，這種改進(jìn)型的RAM和SDRAM是基本一樣的，不同之處在于它可以在一個時鐘讀寫兩次數(shù)據(jù)，支持在時鐘的上升沿和下降沿同時進(jìn)行數(shù)據(jù)的傳輸，從而增加數(shù)據(jù)的吞吐量。在很多高端的顯卡上，也配備了高速DDRAM來提高帶寬，這可以大幅度提高3D加速卡的像素渲染能力。NOR Flash和NAND Flash是現(xiàn)在市場上兩種主要的Flash存儲器。用戶不能直接運(yùn)行NAND Flash上的代碼，因此好多使用NAND Flash的開發(fā)板除了使用NAND FLASH。形象的比喻是：雙核心可以形象比喻成一套兩居室，房子里有兩個屋子，每個屋子都是獨(dú)立存在的，不互相干擾。②多處理器（SMP Symmetric MultiProcessing）是指在一個計算機(jī)上匯集了一組處理器（多CPU），多CPU則是真正意義上的多核心，不光是處理器核心有多個，其他例如緩存等硬件配置也都是多份的。每個房子都有自己的設(shè)施。▲核心與核心之間的通信是由因此在書本中是這么表達(dá)的：多核SOC或多處理器SOCP45《SOC的設(shè)計方法與實(shí)現(xiàn)》第二版。（1）指令級并發(fā)性（ILP，Instruction Level Parallelism）利用指令之間的無關(guān)性，使得多條指令可以同時執(zhí)行，改變傳統(tǒng)串行執(zhí)行指令造成的較大延時，提高指令和程序的執(zhí)行效率。與前兩類并行性相比，任務(wù)級并行性對于結(jié)構(gòu)設(shè)計師更為重要。①同構(gòu)多核結(jié)構(gòu)：一個芯片上集成了多個相同的處理器，這些處理器執(zhí)行相同或類似的任務(wù)，多用于服務(wù)器市場。高效的通信機(jī)制是保證多核處理器高性能的關(guān)鍵?；谄匣ミB的結(jié)構(gòu)是指每個處理器核具有獨(dú)立的處理單元和cache，各個處理器核通過總線（交叉開關(guān)或片上網(wǎng)絡(luò)等方式）連接在一起，利用消息傳遞機(jī)制進(jìn)行通信。NOC借鑒了計算機(jī)網(wǎng)絡(luò)的理念。②TI的開放式多媒體應(yīng)用平臺（OMAP）架構(gòu)：在異構(gòu)多核處理器方面，RISC通用處理器和DSP的結(jié)構(gòu)收到了業(yè)界的廣泛關(guān)注，產(chǎn)品以TI的OMAP最具代表性。圖 TI OMAP結(jié)構(gòu) SOC中的軟件結(jié)構(gòu)在一個SOC的系統(tǒng)結(jié)構(gòu)設(shè)計中，除了硬件結(jié)構(gòu)外，還包括軟件結(jié)構(gòu)。（2）從設(shè)計流程上來區(qū)分①軟核（Soft IP）利用Verilog或VHDL等硬件描述語言，依照所制定的規(guī)格，將系統(tǒng)所需的功能寫成RTL的程序，被稱為軟核。硬核的設(shè)計與工藝已經(jīng)完成而且無法修改，用戶得到的硬核僅是產(chǎn)品功能而不是產(chǎn)品設(shè)計。頂層模塊組織結(jié)構(gòu)要簡單，這樣可以使得頂層連接更加簡單、直觀，同時也有利于分塊式的布局布線。這是因?yàn)榫C合器在默認(rèn)的工作模式下綜合優(yōu)化時，不能跨越模塊邊界對相關(guān)的組合邏輯做歸并優(yōu)化處理。把多周期路徑或偽路徑限制到一個模塊中，可以方便設(shè)計者給出相關(guān)的綜合及靜態(tài)時序分析的約束，同時也便于設(shè)計者在后端設(shè)計實(shí)現(xiàn)后進(jìn)行檢查。圖同步時鐘模塊（3）對時鐘的處理設(shè)計中需要多少個時鐘，芯片中的時鐘是從哪里來的呢，是內(nèi)部產(chǎn)生的嗎，是由鎖相環(huán)（PLL）產(chǎn)生的嗎，還是由電路分頻器、異步計數(shù)器、串行計數(shù)器或者同步計數(shù)器提供的時鐘？為了方便后續(xù)設(shè)計，最好將時鐘產(chǎn)生電路與芯片的其余部分分開?！偩€接口邏輯應(yīng)被劃分為單獨(dú)的模塊，如總線接口、地址譯碼器。注：對于一些特定的功能單元，如加法器、乘法器、存儲器，其性能與實(shí)現(xiàn)的架構(gòu)有著緊密的關(guān)系。手工的方法是指在RTL代碼編寫時將選用的DesignWare單元“隱含”進(jìn)去，這樣在綜合時就能夠選用指定的DesignWare了。另一個常見的布線擁擠的例子是多個偏上RAM/ROM共用一個BIST模塊，由于BIST信號送到每一塊RAM/ROM上，在這個BIST模塊附近常會出現(xiàn)布線阻塞。 可綜合RTL代碼編寫指南 編碼風(fēng)格（1）在系統(tǒng)設(shè)計階段應(yīng)該為每個模塊進(jìn)行命名，最終的頂層模塊應(yīng)該以芯片的名稱來命名。（4）對于時序單元（建立時序電路時）必須采用非阻塞賦值。（6）不要在同一個always塊中同時使用阻塞賦值和非阻塞賦值語句。不要使用casex和casez。（8）盡量把需要綜合的代碼置于節(jié)點(diǎn)模塊，層次化模塊僅起到連接節(jié)點(diǎn)模塊的作用。B”，因?yàn)榫C合的時候相關(guān)的時序在選用的標(biāo)準(zhǔn)單元庫中都有描述。（2）變量有三種類型：線網(wǎng)（net）、寄存器（reg）和存儲器（memory）。與線網(wǎng)變量剛相反，reg變量如同觸發(fā)器，只在某種條件下（通常為時鐘信號邊沿）輸入驅(qū)動才傳輸?shù)捷敵觯⒈３衷撝?，此時即使輸入變化或者沒有輸入驅(qū)動，輸出仍然保持不變。reg標(biāo)量表示觸發(fā)器，reg向量表示寄存器，存儲器是一維寄存器數(shù)組，由寄存器組成。在門級，電路網(wǎng)絡(luò)用所有邏輯門的互連來表達(dá)是很直觀的。用assign語句，只要右端表達(dá)式上的某一操作數(shù)發(fā)生變化，表達(dá)式立即重新計算，并將值傳遞給左邊。這些延時不僅僅決定了電路工作的性能，如果設(shè)計不周，它們會影響電路工作的正確性。這個電荷聚集所需的時間稱為慣性延時。（2）門級建模延時門級建模設(shè)計中，Verilog語言可以在門實(shí)例化語句中規(guī)定慣性延時，即從門的任意輸入到輸出的傳輸延遲。③信號關(guān)斷：在門的輸入發(fā)生變化的情況下，門的輸出從0，1，x變化到高阻態(tài)z所需的時間。nand （1:2:3，3:4:5）； //定義了兩個延時，上升和下降（3）數(shù)據(jù)流建模延時在數(shù)據(jù)流建模設(shè)計中，延時的定義主要出現(xiàn)在連續(xù)賦值語句中。數(shù)據(jù)流建模中延時也可以定義上升、下降、關(guān)斷三種，并且每種延時值還可設(shè)定最小、典型、最大值。最終延時是兩種延時的累加，left變化后計算表達(dá)式，在3時間單位后到達(dá)連續(xù)賦值左端，但定義了線網(wǎng)延時，要在經(jīng)過2個時間單位才完成。 //語句內(nèi)延時：該語句已經(jīng)開始執(zhí)行了，但把右式的值賦給左式的目標(biāo)之前延遲一段時間。我們可以將一個語句理解為一個進(jìn)程，首先是進(jìn)程的觸發(fā)，其次是執(zhí)行進(jìn)程，如有延時則執(zhí)行進(jìn)程掛起，等到延時結(jié)束時刻執(zhí)行進(jìn)程。連續(xù)賦值語句可以用來對線網(wǎng)進(jìn)行賦值，不能用來對寄存器進(jìn)行賦值。Initial和always結(jié)構(gòu)只能對寄存器變量進(jìn)行賦值。其中，基于電平觸發(fā)的always為組合邏輯建模，基于時鐘邊沿觸發(fā)的always為時序邏輯建模。在阻塞賦值語句中插入延時不能模擬實(shí)際電路中的慣性延時或者傳輸延時，因此不適合在阻塞賦值中插入延時。非阻塞賦值也可以插入語句間延時和語句內(nèi)延時，在非阻塞賦值中插入語句內(nèi)延時可以很好的描述實(shí)際電路行為中的傳輸延時，這也是在過程賦值中唯一推薦使用的延時描述。任務(wù)支持輸入、輸出和雙向的參數(shù)變量，但任務(wù)本身沒有類型的含意，所以沒有返回值。子程序的好處不僅僅體現(xiàn)在以下兩方面：▲避免對共通的程序段的重復(fù)書寫▲有利于使整個設(shè)計代碼結(jié)構(gòu)清晰可讀。另外，任務(wù)和函數(shù)只能具有局部行為描述能力，不能包含完整的always和initial控制結(jié)構(gòu)，而只能在模塊的這些結(jié)構(gòu)中調(diào)用（即只能在initial或always中調(diào)用函數(shù)或者任務(wù)）。如果某任務(wù)在模塊的多個地方被并發(fā)調(diào)用，則會對同一存儲區(qū)進(jìn)行操作，這樣可能會導(dǎo)致出錯。為了傳送變量的時序過程，只能采取全局變量的方法。函數(shù)通過在函數(shù)定義中顯示的給函數(shù)名賦值來實(shí)現(xiàn)返回值。為了避免自動綜合出鎖存器，要求分支語句必須寫完整所有的分支，此外敏感列表中也應(yīng)列舉齊所有的變量輸入和判斷條件中的信號。但是加上default就是告訴綜合器，別的分支情況我不關(guān)心，你想賦什么值都可以，綜合器就會根據(jù)前面的賦值情況，綜合出一個面積最小的組合邏輯出來or使綜合工具進(jìn)行更有效的邏輯化簡。對于鎖存器類型的時序邏輯設(shè)計，可用帶反饋的條件操作符的連續(xù)賦值語句實(shí)現(xiàn)，例如，SRAM存儲器單元可建模成：Assign dataout=（CS_b==0）?（WE_b==0）?datain:dataout:1’bz。邊沿敏感always語句的事件列表中，時鐘不是由信號的名稱確定的。異步復(fù)位是指該時序電路當(dāng)復(fù)位信號到來后即可進(jìn)入復(fù)位處理。復(fù)位信號的處理十分重要，為了保證系統(tǒng)在上電后或者出現(xiàn)意外故障后可以回到一個固定的初始狀態(tài)，一般設(shè)計中都會有一個全局復(fù)位信號。由圖可知，當(dāng)輸入復(fù)位信號大于四個時鐘周期時可產(chǎn)生有效復(fù)位信號。組合電路輸出出現(xiàn)毛刺這種錯誤現(xiàn)象稱為組合電路的冒險。動態(tài)冒險，是指在輸入變化的前、后，穩(wěn)態(tài)輸出應(yīng)該變化，即輸出應(yīng)該1→0或0→，輸出出現(xiàn)短暫的反復(fù)現(xiàn)象，即輸出為1→0→1→0或0→1→0→1。功能冒險是由電路的邏輯功能決定的，因此不能用修改邏輯設(shè)計的方法來消除。邏輯冒險是在輸入變量發(fā)生變化時，排除了功能冒險之后，由于門的延遲不同，可能產(chǎn)生的冒險現(xiàn)象。Xilinx和Altera的FPGA的區(qū)別 （1）FPGA的分類按照器件工藝結(jié)構(gòu)的不同，F(xiàn)PGA可分為反熔絲型、SRAM型和Flash型。）大多數(shù)的FPGA產(chǎn)品屬于SRAM型FPGA，它基于SRAM工藝，可重復(fù)編程，應(yīng)用更為靈活，不過需要外加Flash或EPROM以保存編程信息，Altera、Xilinx等主流FPGA廠商的產(chǎn)品多屬于此類。Altera公司是目前全球第二大PLD廠商，目前其產(chǎn)品真不要分為高端的Stratix系列以及低端的Cyclone系列。整體結(jié)構(gòu)如圖所示：1）可編程（可配置）邏輯模塊（CLB）CLB（configurable logic block）是FPGA器件內(nèi)部最為主要的邏輯資源，大部分的邏輯功能都是在CLB上實(shí)現(xiàn)的，CLB在FPGA內(nèi)部成矩陣排列，每個CLB包括4個基本邏輯塊（SLICE），如圖所示：SLICE是FPGA內(nèi)部的基本邏輯單元，每個FPGA內(nèi)部的各SLICE之間通過快速進(jìn)位鏈串接起來，同時CLB之間通過開關(guān)矩陣及互聯(lián)線連接起來，每個SLICE內(nèi)部的基本結(jié)構(gòu)如圖。SLICE內(nèi)部的MUX可以用于快速級聯(lián)相鄰的LUT或是相鄰的SLICE，以實(shí)現(xiàn)輸入信號更多、更復(fù)雜的組合邏輯。因此我們用寄存器資源來概括。由CLB生成分布式RAM，消耗邏輯資源。這樣就很清楚了：SliceM可實(shí)現(xiàn)Distribut RAM，而Distribut RAM是由SliceM中的LUT實(shí)現(xiàn)。比較SliceM和SliceL，他們的區(qū)別就是SliceM的查找表具有RAM和ROM的功能，而SliceL的則不具備。一個CLB包含4個SLICE，其中左邊兩個