【正文】 的邏輯綜合方法是依賴于連線負(fù)載模型（Wireload Model）的，所用的連線延時(shí)信息是根據(jù)wireload model估算出來(lái)的。現(xiàn)在，EDA工具廣泛支持物理綜合，即將布局和優(yōu)化與邏輯綜合統(tǒng)一起來(lái)，引入真實(shí)（實(shí)際）的連線延時(shí)信息，減少了時(shí)序收斂所需要的迭代次數(shù)。等到映射之后時(shí)序信息比較準(zhǔn)確時(shí)再進(jìn)行修正更有效。通過(guò)HDL仿真器驗(yàn)證電路邏輯功能是否有效，及HDL描述是否符合設(shè)計(jì)所定義的功能期望。軟件設(shè)計(jì)則包括算法優(yōu)化、應(yīng)用開(kāi)發(fā)，以及操作系統(tǒng)、接口驅(qū)動(dòng)和應(yīng)用軟件的開(kāi)發(fā)。目前，一些EDA工具可以幫助我們完成這一步驟。軟硬件協(xié)同設(shè)計(jì)的SoC設(shè)計(jì)流程一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)（也稱為架構(gòu)設(shè)計(jì)），軟件結(jié)構(gòu)設(shè)計(jì)和ASIC設(shè)計(jì)（硬件設(shè)計(jì)）。也可以說(shuō)是包含了設(shè)計(jì)和測(cè)試等更多技術(shù)的一項(xiàng)新的設(shè)計(jì)技術(shù)。晶圓越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本；但對(duì)材料技術(shù)和生產(chǎn)技術(shù)的要求更高，一般認(rèn)為硅晶圓的直徑越大，代表這座晶圓廠有更好的技術(shù)，在生產(chǎn)晶圓的過(guò)程當(dāng)中，良品率是很重要的條件。Foundry：芯片代工廠的簡(jiǎn)稱，不搞設(shè)計(jì)，沒(méi)有自己的IC產(chǎn)品，為Fabless提供完全意義上的代工，這使得Fabless可以放心地把產(chǎn)品交給Foundry而無(wú)需擔(dān)心知識(shí)產(chǎn)權(quán)外流。第五階段：1993年隨著集成了1000萬(wàn)個(gè)晶體管的16MB FLASH和256MB DRAM的研制成功，進(jìn)入了特大規(guī)模集成電路（ULSI，Ultra LargeScale Integration）時(shí)代。第三階段：1967～1973年，研制出1000～100000個(gè)晶體管的大規(guī)模集成電路（LSI，LargeScale Integration）。以生產(chǎn)為導(dǎo)向的初級(jí)階段20世紀(jì)60年代的集成電路產(chǎn)業(yè)就是半導(dǎo)體產(chǎn)業(yè)，IC設(shè)計(jì)只是附屬產(chǎn)品。 SoC概述隨著設(shè)計(jì)與制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)從晶體管的集成發(fā)展到邏輯門的集成，現(xiàn)在又發(fā)展到IP的集成，即SoC(SystemonaChip)設(shè)計(jì)技術(shù)，SoC design=system architecture + IC。從設(shè)計(jì)上來(lái)說(shuō)，SoC就是一個(gè)通過(guò)設(shè)計(jì)復(fù)用達(dá)到高生產(chǎn)率的硬件軟件協(xié)同設(shè)計(jì)的過(guò)程。1012SoC設(shè)計(jì)流程 軟硬件協(xié)同設(shè)計(jì)SoC通常被稱作系統(tǒng)級(jí)芯片或者片上系統(tǒng)，作為一個(gè)完整的系統(tǒng)，其包含硬件和軟件兩部分內(nèi)容。1．系統(tǒng)需求說(shuō)明系統(tǒng)設(shè)計(jì)首先從確定所需的功能開(kāi)始，包含系統(tǒng)基本輸入和輸出及基本算法需求，以及系統(tǒng)要求的功能、性能、功耗、成本和開(kāi)發(fā)時(shí)間等。軟硬件劃分的合理性對(duì)系統(tǒng)的實(shí)現(xiàn)至關(guān)重要。頂層模塊集成是將各個(gè)不同的功能模塊，包括新設(shè)計(jì)的與復(fù)用的整合在一起，形成一個(gè)完整的設(shè)計(jì)。其中，時(shí)序是最復(fù)雜和最關(guān)鍵的約束，決定了整個(gè)芯片的性能。▲在完成布局布線后，需要對(duì)整個(gè)版圖的布局進(jìn)行動(dòng)態(tài)功耗分析和靜態(tài)功耗分析。物理綜合是將邏輯綜合和布局布線結(jié)合起來(lái)設(shè)計(jì)方法學(xué)。1）RTL到門級(jí)模式：在RTL到門級(jí)模式下，物理綜合的輸入信息是RTL級(jí)的設(shè)計(jì)電路、版圖規(guī)劃信息及含有版圖信息的物理綜合的庫(kù)文件。STA是一種靜態(tài)驗(yàn)證方法通過(guò)對(duì)提取電路中所有路徑上的延遲等信息的分析，計(jì)算出信號(hào)在時(shí)序路徑上的延遲，找出違背時(shí)序約束的錯(cuò)誤，如檢查建立時(shí)間（Setup Time）和保持時(shí)間（Hold Time）是否滿足要求?？蓽y(cè)性設(shè)計(jì)是SoC設(shè)計(jì)中的重要一步。分布在芯片內(nèi)部寄存器與時(shí)鐘的驅(qū)動(dòng)電路構(gòu)成了一種樹(shù)狀結(jié)構(gòu)，這種結(jié)構(gòu)稱為時(shí)鐘樹(shù)。后仿真也叫門級(jí)仿真、時(shí)序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗(yàn)證網(wǎng)表的功能和時(shí)序是否正確。LVS用以確認(rèn)電路版圖網(wǎng)表結(jié)構(gòu)是否與其原始電路原理圖（網(wǎng)表）一致。靜態(tài)驗(yàn)證是指采用分析電路的某些特性是否滿足設(shè)計(jì)要求的方法，來(lái)驗(yàn)證電路的正確與否。 靜態(tài)驗(yàn)證及相關(guān)工具靜態(tài)驗(yàn)證包括形式驗(yàn)證（從功能上對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證）和靜態(tài)時(shí)序分析（從時(shí)序上對(duì)設(shè)計(jì)驗(yàn)證）?！问津?yàn)證+靜態(tài)時(shí)序分析。*******************************************************************************PT使用方法與DC類似，給出報(bào)告。（1）功能設(shè)計(jì)階段這一階段的主要目標(biāo)是根據(jù)應(yīng)用的需要，正確地定義系統(tǒng)功能，以此為基礎(chǔ)建立一個(gè)面向應(yīng)用需求的系統(tǒng)功能模型。在該階段需要關(guān)注更多的設(shè)計(jì)細(xì)節(jié)，如處理器的型號(hào)、存儲(chǔ)器容量、總線仲裁等?？膳渲锰幚砥鳎横槍?duì)不同應(yīng)用的需求，允許用戶配置具有不同體系結(jié)構(gòu)的處理器。在Wishbone中，所有核都連接在同一標(biāo)準(zhǔn)接口上。（1）RAM有SRAM、DRAM兩大類：▲SRAM（StaticSDRAM：SDRAM（同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器）的價(jià)格低、體積小、容量大，與SRAM相比，SDRAM的控制邏輯復(fù)雜，速度較慢?！鳩LASH（閃存），它結(jié)合了ROM和RAM的長(zhǎng)處，不僅具備電子可擦出可編程（EEPROM）的性能，還不會(huì)斷電丟失數(shù)據(jù)同時(shí)可以快速讀取數(shù)據(jù)（NVRAM的優(yōu)勢(shì)），U盤(pán)和MP3里用的就是這種存儲(chǔ)器。多核處理器可以在處理器內(nèi)部共享緩存。形象的比喻是：雙CPU，他就是名副其實(shí)的兩套房子，每個(gè)房子有每個(gè)房子的大門，不會(huì)出現(xiàn)雙核心那樣一個(gè)房間因?yàn)槟承┰蛴绊懥硪婚g，即使某個(gè)房子播放音響也不會(huì)影響到另外一套房子。上述說(shuō)的是一個(gè)處理器芯片上集成核數(shù)的問(wèn)題，然則在SOC中，本身就是一個(gè)芯片集成了一個(gè)系統(tǒng)，因此多核SOC和多處理器SOC是一個(gè)概念，因?yàn)槎际嵌鄠€(gè)處理引擎集成在一個(gè)芯片中。任務(wù)級(jí)并行性可以從原本的一個(gè)串行任務(wù)中提取出來(lái)。（2）核間通信多核處理器的各個(gè)核心之間需要進(jìn)行數(shù)據(jù)共享與同步，因此其硬件結(jié)構(gòu)必須支持核間通信。在基于NOC的SOC中，處理器核之間依靠網(wǎng)絡(luò)和數(shù)據(jù)包交換機(jī)制，在一條由其他處理器或IP核構(gòu)成的連接或路由上完成數(shù)據(jù)的交互。在該SOC中，利用低功耗的ARM處理器實(shí)現(xiàn)接口和控制方面的需求，而DSP用來(lái)增加芯片對(duì)音視頻應(yīng)用中的信號(hào)處理能力。③硬核（Hard IP）網(wǎng)表文件經(jīng)過(guò)驗(yàn)證后，經(jīng)過(guò)布局規(guī)劃和布局布線后所產(chǎn)生的GDSII文件，即稱為硬核。圖粘附邏輯圖消除粘附邏輯盡可能地把相關(guān)的組合邏輯集中到一個(gè)模塊中處理。每個(gè)模塊盡量只使用一個(gè)時(shí)鐘，如果實(shí)在不能避免的話，應(yīng)該設(shè)計(jì)一個(gè)單獨(dú)的模塊負(fù)責(zé)時(shí)鐘同步。（5）芯片速度的考慮設(shè)計(jì)者計(jì)劃在設(shè)計(jì)中實(shí)現(xiàn)多少功能，運(yùn)行在什么速度下采用什么工藝實(shí)現(xiàn)，對(duì)設(shè)計(jì)做什么改動(dòng)來(lái)實(shí)現(xiàn)速度要求，選擇流水線結(jié)構(gòu)還是寄存器重新排序，組合邏輯不能太多地集中在兩個(gè)寄存器之間，有時(shí)候?yàn)榱烁倪M(jìn)速度，會(huì)選擇特殊結(jié)構(gòu)單元，如單周期乘法器、串行加法器鏈、復(fù)雜控制邏輯、大指令解碼單元等，這些可以在RTL中直接調(diào)用Synopsys的DesignWare庫(kù)。其實(shí)，如果多路選擇器的輸出是供給設(shè)計(jì)中的不同部分使用的，就應(yīng)該將一個(gè)大的多路選擇器分解為多級(jí)的較小的多路選擇器，使原來(lái)非常集中的連線變得分散，從而解決布線的困難。（3）語(yǔ)句塊之間應(yīng)由begin和end劃分清楚，initial、always等語(yǔ)句塊的begin關(guān)鍵詞跟在本行的末尾，相應(yīng)的end關(guān)鍵詞與initial、always對(duì)齊。（4）在case語(yǔ)句中，指明所有可能出現(xiàn)的情況，如果不需要所有情況，加上default語(yǔ)句。B”在綜合的時(shí)候就相當(dāng)于“assign C=Aamp。2）寄存器：寄存器（reg）變量是電路存儲(chǔ)單元的抽象表示，定義時(shí)用關(guān)鍵字reg。 建模方式（1）門級(jí)單元建模數(shù)字電路絕大多數(shù)是建立在門級(jí)或者更高的抽象層次上的。 路徑延時(shí)模型（1）邏輯單元的慣性延時(shí)與傳播延時(shí)邏輯設(shè)計(jì)最終的實(shí)現(xiàn)依靠半導(dǎo)體元件及他們之間的金屬互連，數(shù)字電路的邏輯轉(zhuǎn)換需要線網(wǎng)及元件上電荷的積累或耗散導(dǎo)致的電平變化，因而信號(hào)在電路網(wǎng)絡(luò)中的傳遞以及邏輯元件相應(yīng)信號(hào)的變化都需要一定的延時(shí)。與慣性延時(shí)不同，這種信號(hào)傳播延時(shí)不會(huì)一直窄脈沖，所有驅(qū)動(dòng)端的信號(hào)毛刺會(huì)顯現(xiàn)在接收端，給電路設(shè)計(jì)制造麻煩。三態(tài)門可以有三種延時(shí)，但其他門只有兩種延時(shí)：信號(hào)上升延時(shí)和信號(hào)下降延時(shí)。Assign 3 turn=left||right。在持續(xù)賦值中插入語(yǔ)句內(nèi)延時(shí)是非法的，這是因?yàn)檎Z(yǔ)句內(nèi)延時(shí)需要將T時(shí)刻的結(jié)果保持到T+N時(shí)刻進(jìn)行賦值，表現(xiàn)出記憶特性，與持續(xù)賦值的意義相沖突。 邏輯行為建模行為描述基本結(jié)構(gòu)是由initial和always結(jié)構(gòu)組成的。在語(yǔ)句啟動(dòng)后延時(shí)的一段時(shí)間輸出當(dāng)前時(shí)刻（語(yǔ)句間延時(shí)）或語(yǔ)句啟動(dòng)時(shí)刻（語(yǔ)句內(nèi)延時(shí)）的邏輯結(jié)果，并且會(huì)忽略這段時(shí)間內(nèi)所有的輸入改變事件?？煞譃槿蝿?wù)和函數(shù)兩種。和一般軟件中的子程序庫(kù)不同，任務(wù)和函數(shù)只能定義在某個(gè)模塊中，并且作用范圍也僅僅限于該模塊。任務(wù)可以包含時(shí)序控制，即延遲，但任務(wù)中對(duì)變量的控制作用無(wú)法通過(guò)參數(shù)傳遞，參數(shù)只能傳送任務(wù)調(diào)用結(jié)束時(shí)的結(jié)果。8 HDL邏輯設(shè)計(jì) 組合邏輯的設(shè)計(jì)通常組合電路設(shè)計(jì)可以通過(guò)三種方式：第一是使用UDP真值表定義，第二是assign連續(xù)賦值語(yǔ)句，第三是電平敏感控制的always結(jié)構(gòu)。 時(shí)序電路設(shè)計(jì)時(shí)序邏輯可分為電平控制的鎖存器類型和時(shí)鐘邊沿控制的觸發(fā)器類型。同步時(shí)序電路由同步復(fù)位和異步復(fù)位兩種方式。如圖所示利用移位寄存器可以實(shí)現(xiàn)這一功能。靜態(tài)冒險(xiǎn)根據(jù)其產(chǎn)生的原因不同，又可分為功能冒險(xiǎn)和邏輯冒險(xiǎn)。若當(dāng)輸入變量發(fā)生變化時(shí)，電路仍有瞬時(shí)的錯(cuò)誤輸出，這種冒險(xiǎn)稱為靜態(tài)邏輯冒險(xiǎn)。（反熔絲開(kāi)關(guān)技術(shù)又稱熔通編程技術(shù)，這類器件是用反熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的反熔絲兩端加上編程電壓，反熔絲由高阻變成低阻抗實(shí)現(xiàn)兩點(diǎn)間的連接。（3）Xilinx公司FPGA的結(jié)構(gòu)FPGA典型結(jié)構(gòu)通常包括可編程邏輯塊、可編程I/O塊、可編程互聯(lián)線以及其他輔助資源?？梢耘渲贸捎|發(fā)器或者鎖存器等。所以SliceM比SliceL多的功能就是做存儲(chǔ)器和移位。注：CLB的結(jié)構(gòu)下所示：?jiǎn)枺赫?qǐng)問(wèn)SliceM除了可實(shí)現(xiàn)Distribute RAM之外還能實(shí)現(xiàn)什么功能？SliceM實(shí)現(xiàn)Distribute RAM時(shí)使用SliceM中的SRL16存儲(chǔ)單元么？如果看SliceM的圖，是看不到里面有專門這個(gè)SRL16的。快速進(jìn)位鏈可以實(shí)現(xiàn)邏輯之間的快速級(jí)聯(lián)，保證在同一列上的SLICE/CLB之間以最短的延時(shí)實(shí)現(xiàn)進(jìn)位級(jí)聯(lián)?？梢钥吹?，SLICE內(nèi)部主要包括兩個(gè)LUT、兩個(gè)D觸發(fā)器，以及其他MUX資源，其中LUT主要完成組合邏輯的功能，一個(gè)4輸入的LUT可以實(shí)現(xiàn)任意4輸入的組合邏輯，而D觸發(fā)器則主要實(shí)現(xiàn)（完成）時(shí)序邏輯的功能，它可以被用作寄存器或鎖存器。Flash型FPGA是近幾年的新興產(chǎn)品，其主要的特點(diǎn)在于利用Flash的非易失性保存編程信息，具有上電快，保密性高，設(shè)計(jì)簡(jiǎn)單等特點(diǎn)，其中Actel的公司的ProASIC3和Lattice公司的LatticeXP2產(chǎn)品均屬于此類FPGA。為了消除邏輯冒險(xiǎn)，可以通過(guò)修改邏輯設(shè)計(jì)來(lái)實(shí)現(xiàn)，即在最簡(jiǎn)輸出邏輯表達(dá)式中增加多余項(xiàng)。電路輸出端的動(dòng)態(tài)冒險(xiǎn)一般都是由電路前級(jí)產(chǎn)生了靜態(tài)冒險(xiǎn)引起的，如果消除了靜態(tài)冒險(xiǎn)，動(dòng)態(tài)冒險(xiǎn)也能消除。②如果復(fù)位信號(hào)是由內(nèi)部的組合邏輯產(chǎn)生，則為了克服毛刺的影響，一定要把復(fù)位信號(hào)接到寄存器的同步復(fù)位端，而不能做異步復(fù)位，或者作為寄存器的D輸入端的組合輸入。在行為建模時(shí)，復(fù)位信號(hào)作為控制信號(hào)被加入到事件列表中。鎖存器也可以由行為描述建模，采用電平敏感建模，對(duì)于不完整的分支語(yǔ)句會(huì)自動(dòng)綜合出鎖存器。需要注意的是，為了避免自動(dòng)綜合工具產(chǎn)生不必要的鎖存器結(jié)構(gòu)，在case分支語(yǔ)句中，應(yīng)增加默認(rèn)選項(xiàng)，默認(rèn)項(xiàng)賦值為無(wú)關(guān)值（x），有利于綜合器綜和出更優(yōu)化的電路。（2）函數(shù)function函數(shù)使用關(guān)鍵字function和endfunction來(lái)聲明。（1）任務(wù)task任務(wù)以關(guān)鍵字task和endtask來(lái)聲明，任務(wù)的定義很想模塊，必須定義在調(diào)用它的模塊內(nèi)，不過(guò)可以在模塊的功能描述主體之前，也可以在之后。如果任務(wù)需要返回某種結(jié)果，只能通過(guò)輸出或雙向參數(shù)變量。2）非阻塞賦值：體現(xiàn)一定程度的并行特征。行為描述是基于周期行為的，always結(jié)構(gòu)依次執(zhí)行語(yǔ)句，并且是無(wú)限反復(fù)運(yùn)行。所以上述連續(xù)賦值語(yǔ)句只有句間延時(shí)，當(dāng)連續(xù)賦值語(yǔ)句的右側(cè)表達(dá)式中的操作數(shù)改變時(shí)，就會(huì)計(jì)算右側(cè)表達(dá)式，若新的結(jié)果值與原來(lái)的值不同，進(jìn)程被觸發(fā)。注：語(yǔ)句間延時(shí)和語(yǔ)句內(nèi)延時(shí)的定義如下：Nsum = a+b。assign 5 change=upamp。若沒(méi)有規(guī)定則延時(shí)值為0。電路延時(shí)按形成原理可分成兩種。一般使用門級(jí)電路的實(shí)例引用來(lái)建模。它只能在always和initial語(yǔ)句中被賦值。否則，會(huì)造成前仿真和后仿真的結(jié)果不一致。（5）不要在代碼描述中加入specify語(yǔ)句去規(guī)定多周期路徑（6）避免觸發(fā)器在綜合過(guò)程中生成鎖存器，在if…else…語(yǔ)句中，如果設(shè)計(jì)沒(méi)有很好地覆蓋到各種情況，就很有可能綜合產(chǎn)生一些鎖存器的結(jié)構(gòu)。時(shí)序電路基本工作原理是依據(jù)當(dāng)前狀態(tài)和輸入信號(hào)，在時(shí)鐘同步信號(hào)的作用下進(jìn)入到下一狀態(tài)，同時(shí)產(chǎn)生相應(yīng)的輸出。BIST（Builtin Self Test）是在設(shè)計(jì)時(shí)在電路中植入相關(guān)功能電路用于提供自我測(cè)試功能的技術(shù)，以此降低器件測(cè)試對(duì)自動(dòng)測(cè)試設(shè)備（ATE）的依賴程度。DesignWare是由Synopsys公司提供的IP庫(kù)，其中的Foundation IP中包含很多設(shè)計(jì)中經(jīng)常會(huì)用到的功能單元，這些功能單元是用特定的架構(gòu)實(shí)現(xiàn)的。為了到達(dá)這一目的，可以使用層次化設(shè)計(jì)。圖組合邏輯被分散在多個(gè)模塊圖組合邏輯歸并③把多周期路徑或偽路徑限制到一個(gè)模塊中▲如果在設(shè)計(jì)中包含了多周期路徑或偽路徑，應(yīng)盡可能地把這些邏輯限制到一個(gè)模塊中，并在代碼編寫(xiě)時(shí)用注釋行明確指出注：多周期路徑約束和FALSE path約束稱為慢速例外時(shí)間約束。與軟核和固核不同，硬核在物理設(shè)計(jì)完成后必須用特定的工具對(duì)其進(jìn)行建模。圖 SOC中的應(yīng)用軟件運(yùn)行環(huán)境及開(kāi)發(fā)工具結(jié)構(gòu)5 IP復(fù)用的設(shè)計(jì)與方法IP是知識(shí)產(chǎn)權(quán)的意思在集成電路行業(yè)里，IP通常是指硅知識(shí)產(chǎn)權(quán)（Silic