【正文】 的方法驗(yàn)證這樣的電路設(shè)計(jì)，則需要花費(fèi)很長的時(shí)間。它完全克服了動(dòng)態(tài)時(shí)序驗(yàn)證的缺陷，是SoC設(shè)計(jì)中重要的一個(gè)環(huán)節(jié)。STA是一種靜態(tài)驗(yàn)證方法通過對(duì)提取電路中所有路徑上的延遲等信息的分析，計(jì)算出信號(hào)在時(shí)序路徑上的延遲，找出違背時(shí)序約束的錯(cuò)誤，如檢查建立時(shí)間（Setup Time）和保持時(shí)間（Hold Time）是否滿足要求。換句話說，可以先通過簡單的邏輯綜合將RTL級(jí)的設(shè)計(jì)轉(zhuǎn)換為網(wǎng)表，然后通過物理綜合對(duì)網(wǎng)表進(jìn)行布局與優(yōu)化，最終得到滿足時(shí)序的電路結(jié)構(gòu)。當(dāng)設(shè)計(jì)電路很龐大的時(shí)候，RTL到網(wǎng)表需要花費(fèi)的時(shí)間會(huì)很長，而由于缺少實(shí)際的布局布線的信息，所得的網(wǎng)表對(duì)實(shí)際布局而言并不是優(yōu)化的。（這是上述意義上的物理綜合過程）2）門級(jí)到布局后門級(jí)模式：在這一模式下，與RTL到門級(jí)模式的唯一區(qū)別是物理綜合的輸入信息是門級(jí)網(wǎng)表，而不是RTL級(jí)的設(shè)計(jì)電路。1）RTL到門級(jí)模式：在RTL到門級(jí)模式下，物理綜合的輸入信息是RTL級(jí)的設(shè)計(jì)電路、版圖規(guī)劃信息及含有版圖信息的物理綜合的庫文件。物理綜合要求的約束條件通常有芯片尺寸、引腳位置、線上負(fù)載信息、版圖規(guī)劃信息等。在物理綜合時(shí)，就考慮布局布線的問題了（邏輯綜合沒有包含布局布線的信息），計(jì)算延時(shí)的方法不是通過連線負(fù)載模型得出的，而是通過布局信息得到。如果當(dāng)前的布置無法滿足時(shí)序要求時(shí)，物理綜合工具就會(huì)自動(dòng)地嘗試改變標(biāo)準(zhǔn)單元的放置或優(yōu)化電路結(jié)構(gòu)，直到時(shí)序滿足輸入約束（或能達(dá)到的最優(yōu)情況）為止。物理綜合是將邏輯綜合和布局布線結(jié)合起來設(shè)計(jì)方法學(xué)。 微米以前的工藝時(shí)，互連線上延遲非常的不明顯，標(biāo)準(zhǔn)單元的延遲占絕對(duì)主導(dǎo)因素，因此在邏輯綜合后，網(wǎng)表就被直接拿來進(jìn)行布局布線，時(shí)序往往也沒有問題。注：綜合(synthesis)：就是把思想轉(zhuǎn)換為實(shí)現(xiàn)欲想功能的可制造的設(shè)計(jì)，綜合是約束驅(qū)動(dòng)和基于路徑的：在進(jìn)行綜合時(shí)，對(duì)時(shí)序的約束和優(yōu)化都是針對(duì)路徑的，優(yōu)化時(shí)序就是優(yōu)化路徑上的時(shí)序，因?yàn)檫x定工藝后，單元的建立保持時(shí)間是固定的，因此只有改變路徑來滿足約束，綜合工具總是計(jì)算路徑的延時(shí)，并根據(jù)邏輯單元對(duì)時(shí)序的要求來判斷綜合結(jié)果中的路徑是否滿足設(shè)計(jì)要求。單元布局和優(yōu)化主要定義每個(gè)標(biāo)準(zhǔn)單元的擺放位置并根據(jù)擺放的位置進(jìn)行優(yōu)化?！谕瓿刹季植季€后，需要對(duì)整個(gè)版圖的布局進(jìn)行動(dòng)態(tài)功耗分析和靜態(tài)功耗分析。▲在設(shè)計(jì)中的許多步驟都需要對(duì)芯片功耗進(jìn)行分析，從而決定是否需要對(duì)設(shè)計(jì)進(jìn)行改進(jìn)。版圖布局規(guī)劃完成的任務(wù)是確定設(shè)計(jì)中各個(gè)模塊在版圖上的位置，主要包括：▲I/O規(guī)劃，確定I/O的位置，定義電源和接地口的位置；▲模塊放置，定義各種物理的組、區(qū)域或模塊，對(duì)這些大的宏單元進(jìn)行放置；▲供電設(shè)計(jì)，設(shè)計(jì)整個(gè)版圖的供電網(wǎng)絡(luò)，基于電壓降（IR Drop）和電遷移進(jìn)行拓?fù)鋬?yōu)化。與工藝無關(guān)的優(yōu)化缺乏非常準(zhǔn)確的時(shí)序信息，因而注意力往往集中在優(yōu)化面積上。其中，時(shí)序是最復(fù)雜和最關(guān)鍵的約束，決定了整個(gè)芯片的性能。網(wǎng)表是一種描述邏輯單元和他們之間互連的數(shù)據(jù)文件。在前仿真時(shí)，通常與具體的電路物理實(shí)現(xiàn)無關(guān)，沒有時(shí)序信息。前仿真也叫RTL級(jí)仿真，功能仿真。頂層模塊集成是將各個(gè)不同的功能模塊，包括新設(shè)計(jì)的與復(fù)用的整合在一起，形成一個(gè)完整的設(shè)計(jì)。IP核可自主研發(fā)或者購買其他公司的IP。 下面主要介紹硬件（芯片）設(shè)計(jì)：基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程硬件設(shè)計(jì)定義說明描述芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用的總線，以及各個(gè)模塊的詳細(xì)定義等。其中硬件設(shè)計(jì)包括RTL設(shè)計(jì)和集成、綜合、布局布線及最后的流片。軟硬件劃分的合理性對(duì)系統(tǒng)的實(shí)現(xiàn)至關(guān)重要。3．軟硬件劃分過程設(shè)計(jì)者通過軟硬件劃分來決定哪些功能應(yīng)該由硬件完成，哪些功能應(yīng)該由軟件來實(shí)現(xiàn)。有了高級(jí)算法模型，便可以得到軟硬件協(xié)同仿真所需的可執(zhí)行的說明文檔。2．高級(jí)算法建模與仿真設(shè)計(jì)者將使用如C和C++等高級(jí)語言創(chuàng)建整個(gè)系統(tǒng)的高級(jí)算法模型和仿真模型。1．系統(tǒng)需求說明系統(tǒng)設(shè)計(jì)首先從確定所需的功能開始，包含系統(tǒng)基本輸入和輸出及基本算法需求，以及系統(tǒng)要求的功能、性能、功耗、成本和開發(fā)時(shí)間等。2）SoC設(shè)計(jì)是以IP復(fù)用或更大的平臺(tái)復(fù)用為基礎(chǔ)的。SoC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同在于以下兩方面：1）SoC設(shè)計(jì)更需要了解整個(gè)系統(tǒng)的應(yīng)用，定義出合理的芯片架構(gòu)，使得軟硬件配合達(dá)到系統(tǒng)最佳工作狀態(tài)。既然它是由軟件和硬件組合而成，則在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，就必須同時(shí)從軟件和硬件的角度去考慮。1012SoC設(shè)計(jì)流程 軟硬件協(xié)同設(shè)計(jì)SoC通常被稱作系統(tǒng)級(jí)芯片或者片上系統(tǒng)，作為一個(gè)完整的系統(tǒng)，其包含硬件和軟件兩部分內(nèi)容。SoC按用途可分為兩種類型：一種是專用SoC芯片，是專用集成電路（ASIC）向系統(tǒng)級(jí)集成的自然發(fā)展；另一種是通用SoC芯片，將絕大多數(shù)部件，如CPU、DSP、RAM、I/O等集成在芯片上，同時(shí)提供用戶設(shè)計(jì)所需要的邏輯資源和軟件編程所需的軟件資源。SoC的一般構(gòu)成：從大處來分，SoC含有：、時(shí)鐘電路、定時(shí)器、中斷控制器、串并行接口、其它外圍設(shè)備、I/O端口以及用于各種IP核之間的粘合邏輯等等；、非易失以及Cache等存儲(chǔ)器；、DAC、PLL以及一些高速電路中所用的模擬電路。SoC是一種設(shè)計(jì)理念，就是將各個(gè)可以集成在一起的模塊集成到一個(gè)芯片上，他借鑒了軟件的復(fù)用概念，也有了繼承的概念。從設(shè)計(jì)上來說，SoC就是一個(gè)通過設(shè)計(jì)復(fù)用達(dá)到高生產(chǎn)率的硬件軟件協(xié)同設(shè)計(jì)的過程。SoC技術(shù)被廣泛認(rèn)同的根本原因，并不在于SoC可以集成多少個(gè)晶體管，而在于SoC可以用較短時(shí)間被設(shè)計(jì)出來。工藝等級(jí)：～。這個(gè)定義雖然不是非常嚴(yán)格，但明確地表明了SoC的特征：①實(shí)現(xiàn)復(fù)雜系統(tǒng)功能的VLSI；采用超深亞微米工藝技術(shù)；②使用一個(gè)以上嵌入式CPU/數(shù)字信號(hào)處理器（DSP）；③外部可以對(duì)芯片進(jìn)行編程；注：晶圓：指硅半導(dǎo)體集成電路所用的硅晶片，由于其形狀為圓形，故稱為晶圓，晶圓是生產(chǎn)集成電路所用的載體。 SoC概述隨著設(shè)計(jì)與制造技術(shù)的發(fā)展，集成電路設(shè)計(jì)從晶體管的集成發(fā)展到邏輯門的集成，現(xiàn)在又發(fā)展到IP的集成，即SoC(SystemonaChip)設(shè)計(jì)技術(shù)，SoC design=system architecture + IC?！八臉I(yè)分離”的IC產(chǎn)業(yè)20世紀(jì)90年代，IC產(chǎn)業(yè)結(jié)構(gòu)開始向高度專業(yè)化轉(zhuǎn)變，開始形成設(shè)計(jì)、制造、封裝、測(cè)試獨(dú)立成型的局面。Fabless：半導(dǎo)體集成電路行業(yè)中無生產(chǎn)線設(shè)計(jì)公司的簡稱。Foundry與Fabless設(shè)計(jì)公司的崛起20世紀(jì)80年代，工藝設(shè)備生產(chǎn)能力已經(jīng)相當(dāng)強(qiáng)大，但是費(fèi)用十分昂貴，IC廠家自己的設(shè)計(jì)不足以供其飽和運(yùn)行，因此開始承接對(duì)外加工，繼而由部分到全部對(duì)外加工，形成了Foundry加工和Fabless設(shè)計(jì)的分工。以生產(chǎn)為導(dǎo)向的初級(jí)階段20世紀(jì)60年代的集成電路產(chǎn)業(yè)就是半導(dǎo)體產(chǎn)業(yè)，IC設(shè)計(jì)只是附屬產(chǎn)品。目前，集成電路產(chǎn)業(yè)鏈主要包括設(shè)計(jì)、制造、封裝和測(cè)試，如圖所示。第六階段：1994年由于集成1億個(gè)元件的1GB DRAM的研制成功，進(jìn)入巨大規(guī)模集成電路（GSI，Giga Scale Integration）時(shí)代。這是電子技術(shù)的第4次重大突破，從此真正邁入了微電子時(shí)代。第三階段：1967～1973年，研制出1000～100000個(gè)晶體管的大規(guī)模集成電路（LSI，LargeScale Integration）。微電子技術(shù)的發(fā)展與應(yīng)用畢業(yè)論文 集成電路的發(fā)展回顧全球集成電路發(fā)展的路程，基本上可以總結(jié)為六個(gè)階段：第一階段：1962年制造出包含12個(gè)晶體管的小規(guī)模集成電路（SSI，SmallScale Integration）。第二階段：1966年發(fā)展到集成度為100～1000個(gè)晶體管的中規(guī)模集成電路（MSI，MediumScale Integration）。第四階段：1977年研制出在30平方毫米的硅晶片上集成15萬個(gè)晶體管的超大規(guī)模集成電路（VLSI，Very LargeScale Integration）。第五階段：1993年隨著集成了1000萬個(gè)晶體管的16MB FLASH和256MB DRAM的研制成功，進(jìn)入了特大規(guī)模集成電路（ULSI，Ultra LargeScale Integration）時(shí)代。 集成電路產(chǎn)業(yè)分工微電子技術(shù)的迅速發(fā)展得益于集成電路產(chǎn)業(yè)內(nèi)部的細(xì)致分工。在這歷史過程中，世界IC產(chǎn)業(yè)為適應(yīng)技術(shù)的發(fā)展和市場(chǎng)的需求，其產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷了3次重大變革。70年代出現(xiàn)獨(dú)立的IC廠家設(shè)計(jì)IC產(chǎn)品。Foundry：芯片代工廠的簡稱，不搞設(shè)計(jì)，沒有自己的IC產(chǎn)品，為Fabless提供完全意義上的代工，這使得Fabless可以放心地把產(chǎn)品交給Foundry而無需擔(dān)心知識(shí)產(chǎn)權(quán)外流。Fabless開拓市場(chǎng)后進(jìn)行產(chǎn)品設(shè)計(jì)，將設(shè)計(jì)的成果外包給Foundry廠家進(jìn)行芯片生產(chǎn)，生產(chǎn)出來的芯片經(jīng)過封裝測(cè)試后由設(shè)計(jì)公司自己銷售。這次分工的另一個(gè)特征是：系統(tǒng)設(shè)計(jì)和IP（知識(shí)產(chǎn)權(quán)）設(shè)計(jì)開始分工，它對(duì)集成電路產(chǎn)業(yè)的影響不亞于20世紀(jì)80年代Foundry與Fabless的分工。在經(jīng)過了多年的爭論后，專家們就SoC的定義達(dá)成了一致意見。晶圓越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本；但對(duì)材料技術(shù)和生產(chǎn)技術(shù)的要求更高，一般認(rèn)為硅晶圓的直徑越大，代表這座晶圓廠有更好的技術(shù)，在生產(chǎn)晶圓的過程當(dāng)中，良品率是很重要的條件。SoC中包含了微處理器/微控制器、存儲(chǔ)器以及其他專用功能邏輯（DSP等），但并不是包含了微處理器、存儲(chǔ)器以及其他專用功能邏輯的芯片就是SoC。這是SoC的主要價(jià)值所在——縮短產(chǎn)品的上市周期，因此，SoC更合理的定義為：SoC是在一個(gè)芯片上由于廣泛使用預(yù)定制模塊IP(Intellectual Property)而得以快速開發(fā)的集成電路。從方法學(xué)的角度來看，SoC是一套極大規(guī)模集成電路的設(shè)計(jì)方法學(xué)，包括IP核可復(fù)用設(shè)計(jì)/測(cè)試方法及接口規(guī)范、系統(tǒng)芯片總線式集成設(shè)計(jì)方法學(xué)、系統(tǒng)芯片驗(yàn)證和測(cè)試方法學(xué)。也可以說是包含了設(shè)計(jì)和測(cè)試等更多技術(shù)的一項(xiàng)新的設(shè)計(jì)技術(shù)?，F(xiàn)在的SoC芯片上可綜合實(shí)現(xiàn)CPU、DSP、數(shù)字電路、模擬電路、存儲(chǔ)器、片上可編程邏輯等多種電路；綜合實(shí)現(xiàn)圖像處理、語音處理、通信協(xié)議、通信機(jī)能、數(shù)據(jù)處理等功能。IP核是具有復(fù)雜系統(tǒng)功能的能夠獨(dú)立出售的VLSI塊，經(jīng)過驗(yàn)證并能在設(shè)計(jì)中復(fù)用的功能模塊。這里所說的硬件指SoC芯片部分，軟件是指運(yùn)行在SoC芯片上的系統(tǒng)及應(yīng)用程序。軟硬件協(xié)同設(shè)計(jì)的SoC設(shè)計(jì)流程一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)（也稱為架構(gòu)設(shè)計(jì)），軟件結(jié)構(gòu)設(shè)計(jì)和ASIC設(shè)計(jì)（硬件設(shè)計(jì)）。因而，軟硬件協(xié)同設(shè)計(jì)被越來越多地采用。因而，基于IP復(fù)用的設(shè)計(jì)是硬件實(shí)現(xiàn)的特點(diǎn)。在這一階段，通常會(huì)將用戶的需求轉(zhuǎn)換為用于設(shè)計(jì)的技術(shù)文檔，并初步確定系統(tǒng)的設(shè)計(jì)流程。目前，一些EDA工具可以幫助我們完成這一步驟。此類文檔會(huì)隨著設(shè)計(jì)進(jìn)程的深入而不斷地完善和細(xì)化。這是一個(gè)需要反復(fù)評(píng)估修改直至滿足系統(tǒng)需求的過程。有些功能既可以用軟件實(shí)現(xiàn)也可以用硬件實(shí)現(xiàn)，這取決于所要達(dá)到的性能指標(biāo)與實(shí)現(xiàn)的復(fù)雜程度及成本口4．軟硬件同步設(shè)計(jì)由于軟硬件的分工已明確，芯片的架構(gòu)及同軟件的接口也已定義，接下來便可以進(jìn)行軟硬件的同步設(shè)計(jì)了。軟件設(shè)計(jì)則包括算法優(yōu)化、應(yīng)用開發(fā)，以及操作系統(tǒng)、接口驅(qū)動(dòng)和應(yīng)用軟件的開發(fā)。根據(jù)所劃分出的功能模塊，確定需要重新設(shè)計(jì)的部分及可復(fù)用的IP核，對(duì)于需要重新設(shè)計(jì)的模塊進(jìn)行設(shè)計(jì)；對(duì)于可復(fù)用的IP核，通常由于總線接口標(biāo)準(zhǔn)不一致需要做一定的修改。目前，設(shè)計(jì)的輸入是采用硬件描述語言（HDL），如Verilog或VHDL，所以，數(shù)字模塊的設(shè)計(jì)通常稱為RTL代碼編寫。通常采用硬件描述語言對(duì)電路進(jìn)行描述，其中需要考慮系統(tǒng)時(shí)鐘/復(fù)位、I/O環(huán)等問題。通過HDL仿真器驗(yàn)證電路邏輯功能是否有效，及HDL描述是否符合設(shè)計(jì)所定義的功能期望。邏輯綜合是指使用EDA工具把由硬件描述語言設(shè)計(jì)的電路自動(dòng)轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級(jí)的HDL描述通過編譯與優(yōu)化產(chǎn)生符合約束條件的門級(jí)網(wǎng)表。約束條件包括時(shí)序、面積和功耗的約束。在綜合過程中，EDA工具會(huì)根據(jù)約束條件對(duì)電路進(jìn)行優(yōu)化，優(yōu)化（這里指的是初次邏輯綜合優(yōu)化）的主要目的是在滿足時(shí)序要求的前提下盡量減小芯片面積。等到映射之后時(shí)序信息比較準(zhǔn)確時(shí)再進(jìn)行修正更有效。版圖布局規(guī)劃的挑戰(zhàn)是在保證布線能夠走通且性能允許的前提下，如何最大限度地減少芯片面積，是物理設(shè)計(jì)過程中需要設(shè)計(jì)者付出最大努力的地方之一?！诎鎴D布局規(guī)劃后，需要對(duì)電源網(wǎng)絡(luò)進(jìn)行功耗分析（PNA，Power Network Analysis），確定電源引腳的位置和電源線寬度?！藢?duì)版圖進(jìn)行功耗分析以外，還應(yīng)通過仿真工具快速計(jì)算動(dòng)態(tài)功耗，找出主要的功耗模塊或單元?，F(xiàn)在，EDA工具廣泛支持物理綜合，即將布局和優(yōu)化與邏輯綜合統(tǒng)一起來，引入真實(shí)（實(shí)際）的連線延時(shí)信息，減少了時(shí)序收斂所需要的迭代次數(shù)。在邏輯設(shè)計(jì)中，時(shí)序路徑延時(shí)通常由組合邏輯延時(shí)和布線延時(shí)組成，其中布線延時(shí)可以通過工具優(yōu)化，而組合邏輯延時(shí)屬于器件延時(shí)，因此如何在設(shè)計(jì)階段進(jìn)行優(yōu)化以減少組合邏輯延時(shí)（減少組合邏輯的器件級(jí)數(shù)）是我們需要考慮的。連線延時(shí)越來越起主導(dǎo)作用了。簡單地說，物理綜合工具除了具有原來邏輯綜合，簡單的自動(dòng)放置標(biāo)準(zhǔn)單元的能力外，還會(huì)把標(biāo)準(zhǔn)單元在放置過程中實(shí)際位置的不同而導(dǎo)致的連線電容、電阻值的種種變化考慮進(jìn)去，從而得到具有實(shí)際物理意義的準(zhǔn)確的 RC 延遲及時(shí)序信息。傳統(tǒng)的邏輯綜合方法是依賴于連線負(fù)載模型（Wireload Model）的，所用的連線延時(shí)信息是根據(jù)wireload model估算出來的。它（指物理綜合）在綜合（轉(zhuǎn)換成可制造的設(shè)計(jì)）的同時(shí)也根據(jù)版圖規(guī)劃（Floorplan）的信息來完成電路布局過程（所以這是一個(gè)邏輯綜合+布局結(jié)合的過程），同時(shí)進(jìn)行電路綜合（換成可制造的設(shè)計(jì)）和布局的過程能提供準(zhǔn)確的互連線延時(shí)信息。一般使用以下兩種操作模式。經(jīng)過綜合后，輸出帶有布局（placement）數(shù)據(jù)的門級(jí)網(wǎng)表及布局信息。門級(jí)網(wǎng)表是由傳統(tǒng)方法通過邏輯綜合方法運(yùn)用連線負(fù)載模型wireload model得出的，通過物理綜合能夠優(yōu)化網(wǎng)表并得到門級(jí)電路的布局信息。建議在這一級(jí)的綜合時(shí)不要花太多的時(shí)間優(yōu)化，而把優(yōu)化工作由物理綜合完成。隨著物理綜合