搶答器(veriloghdl實現(xiàn))-資料下載頁
2025-06-17 16:42本頁面
【正文】 reg zd=139。b0。always @ (posedge clk)beginif(qd==139。b0) begin zd=139。b1。 Sig=39。h0。 Sig1=39。h0。 Sig2=39。h0。 d=39。h0。 endif(k)begin if(zd==139。b1) begin if((qd1==139。b0)amp。(~n1)) begin zd=139。b0。 Sig=39。h1。 d=1。end else if((qd2==139。b0)amp。(~n2)) begin zd=139。b0。 Sig=39。h1。 d=2。 end else if((qd3==139。b0)amp。(~n3)) begin zd=139。b0。 Sig=39。h1。 d=3。 end else if((qd4==139。b0)amp。(~n4)) begin zd=139。b0。 Sig=39。h1。 d=4。 end else if(g)begin zd=139。b0。Sig2=39。h1。 end end endelse if(~k)begin if(zd==139。b1) begin if((qd1==139。b0)amp。(~n1)) begin zd=139。b0。 Sig1=39。h1。 d=1。 end else if((qd2==139。b0)amp。(~n2)) begin zd=139。b0。 Sig1=39。h1。 d=2。 end else if((qd3==139。b0)amp。(~n3)) begin zd=139。b0。 Sig1=39。h1。 d=3。 end else if((qd4==139。b0)amp。(~n4)) begin zd=139。b0。 Sig1=39。h1。 d=4。 end end end endendmodule（4）分屏顯示模塊程序module mux_1(d,t1,t2,t3,t4,w,qs)。input w。input [3:0] d。input [11:0] t1,t2,t3,t4。output reg[15:0] qs。alwaysbegin if(w)begin qs[15:12]=d。 if(d==1)begin qs[11:0]=t1。end else if(d==2)begin qs[11:0]=t2。end else if(d==3)begin qs[11:0]=t3。end else if(d==4)begin qs[11:0]=t4。end else qs[11:0]=0。 end else qs[15:0]=0。 endendmodule
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