【導(dǎo)讀】搶答，競(jìng)猜類比賽中。本文利用FPGA開發(fā)平臺(tái)為基礎(chǔ)，以VHDL語(yǔ)言進(jìn)行編程，在ISE軟。件上進(jìn)行開發(fā)，實(shí)現(xiàn)電視中比賽選手搶答器的各項(xiàng)功能。第三章主要介紹了開發(fā)軟件ISE和仿真軟件ModelSim的使用。第四章主要介紹智力搶。答器的具體設(shè)計(jì)過(guò)程、原理設(shè)計(jì)、模塊化設(shè)計(jì)。第五章主要對(duì)各個(gè)模塊進(jìn)行仿真測(cè)試，以及。對(duì)最后的整個(gè)系統(tǒng)進(jìn)行仿真測(cè)試。最后第六章，在基于整個(gè)系統(tǒng)仿真無(wú)誤的前提下進(jìn)行硬件。并對(duì)這次試驗(yàn)進(jìn)行總結(jié)。在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器。通過(guò)搶答器的數(shù)顯，燈光和音響等手段指示出第一搶答者。同時(shí)還可以設(shè)置定時(shí)、記分犯規(guī)。及獎(jiǎng)懲等多種功能。本設(shè)計(jì)采用手動(dòng)搶答的方式，有人搶答后，系統(tǒng)自動(dòng)封鎖其他人的搶答。當(dāng)主持人按下清零信號(hào)，系統(tǒng)顯示為初始狀態(tài)。時(shí)鐘上升沿持續(xù)掃描6個(gè)選手的按鍵端口。當(dāng)?shù)褂?jì)時(shí)未到0，有選手搶答時(shí)，則對(duì)該選手的。按鍵進(jìn)行編碼，并鎖存該選手編碼并將其輸出，同時(shí)其他選手的按鍵搶答無(wú)效。

　　

【正文】 o 0) )。 END COMPONENT。 Inputs SIGNAL DOUT : std_logic_vector(3 downto 0) := (others=39。039。)。 Outputs SIGNAL SEG : std_logic_vector(6 downto 0)。 BEGIN Instantiate the Unit Under Test (UUT) uut: YMQ PORT MAP( DOUT = DOUT, SEG = SEG )。 tb : PROCESS BEGIN DOUT = 0000 。 wait for 100 ns。 DOUT = 0001 。 wait for 100 ns。 DOUT = 0010 。 wait for 100 ns。 DOUT = 0011 。 wait for 100 ns。 DOUT = 0100 。 wait for 100 ns。 DOUT = 0101 。 wait for 100 ns。 DOUT = 0110 。 wait for 100 ns。 DOUT = 0111 。 wait for 100 ns。 DOUT = 1000 。 wait for 100 ns。 DOUT = 1001 。 wait for 100 ns。 END PROCESS。 END。 YMQ 仿真波形 按鍵消抖（ AJXC） （ 1） 實(shí)驗(yàn)箱按鍵的硬件電路是共陽(yáng)極電路，按下按鍵時(shí)輸出到 FPGA管腳的電 平為低電平，松開按鍵時(shí)為高電平。我們采用 5ms的定時(shí)器掃描采樣 FPGA 管腳電平，如果連續(xù) 3次為低電平時(shí)，可以認(rèn)為此時(shí)按鍵已穩(wěn)定，輸出一個(gè)低電平按鍵信號(hào)；繼續(xù)采樣的過(guò)程中果不能滿足連續(xù) 3次采樣為低，則認(rèn)為鍵穩(wěn)定狀態(tài)結(jié)束，這時(shí)輸出變?yōu)楦唠娖秸J(rèn)為按鍵松開 。 （ 2） 模塊程序 Company: Engineer: Create Date: 09:15:17 11/14/2020 Design Name: Module Name: AJXC Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use 。 use 。 use 。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity AJXC is Port ( start_in : in STD_LOGIC。 clk : in STD_LOGIC。 start_out : out STD_LOGIC)。 end AJXC。 architecture Behavioral of AJXC is signal k1,k2:STD_LOGIC。 signal t: STD_LOGIC_VECTOR (4 downto 0)。 begin process(clk,start_in) begin if clk39。 event and clk=39。039。 then if t=31 then k1=39。139。 else k1=39。039。 t=t+1。 end if。 k2=k1。 end if。 if start_in=39。039。 then t=00000。 end if。 end process。 start_out=not k1 and k2。 end Behavioral。 （ 3）仿真程序及波 形 Company: Engineer: Create Date: 10:13:33 11/14/2020 Design Name: AJXC Module Name: E:/2020054020200/mentalgrab0020/ Project Name: mentalgrab0020 Target Device: Tool versions: Description: VHDL Test Bench Created by ISE for module: AJXC Dependencies: Revision: Revision File Created Additional Comments: Notes: This testbench has been automatically generated using types std_logic and std_logic_vector for the ports of the unit under test. Xilinx remends that these types always be used for the toplevel I/O of a design in order to guarantee that the testbench will bind correctly to the postimplementation simulation model. LIBRARY ieee。 USE 。 USE 。 USE 。 ENTITY TEST_AJXC_vhd IS END TEST_AJXC_vhd。 ARCHITECTURE behavior OF TEST_AJXC_vhd IS Component Declaration for the Unit Under Test (UUT) COMPONENT AJXC PORT( start_in : IN std_logic。 clk : IN std_logic。 start_out : OUT std_logic )。 END COMPONENT。 Inputs SIGNAL start_in : std_logic := 39。039。 SIGNAL clk : std_logic := 39。039。 Outputs SIGNAL start_out : std_logic。 BEGIN Instantiate the Unit Under Test (UUT) uut: AJXC PORT MAP( start_in = start_in, clk = clk, start_out = start_out )。 tb : PROCESS BEGIN clk=39。039。 wait for 100 ps。 clk=39。139。 wait for 100 ps。 END PROCESS。 STIM_PROC:process begin start_in=39。139。 wait for 10ns。 start_in=39。039。 wait for 50ns。 start_in=39。139。 wait for 70ns。 start_in=39。039。 wait for 200ns。 start_in=39。139。 wait for 300ns。 END PROCESS。 END。 AJXC 仿真波形 五 、 系統(tǒng)設(shè)計(jì)實(shí)現(xiàn) 設(shè)計(jì)一個(gè) TOP 模塊，將 6 個(gè)功能模塊連接。通過(guò)畫原理圖的方法將它們連接起來(lái)。具體連接方式見下圖 。 管腳適配程序如下 ： NET“ CLK” LOC = T8。 NET“ START” LOC = L5。 NET“ XS[0]” LOC = G6。 NET“ XS[1]” LOC =E4。 NET“ XS[2]” LOC = F4。 NET“ XS[3]” LOC = G5。 NET“ XS[4]” LOC = H7。 NET“ XS[5]” LOC = J7。 NET“ NCS” LOC = D7。 NET“ DIG[0]” LOC = F8。 NET“ DIG[1]” LOC = D8。 NET“ DIG[2]” LOC = E7。 NET“ SEG[0]” LOC = A11。 NET“ SEG[1]” LOC = B12。 NET“ SEG[2]” LOC = A12。 NET“ SEG[3]” LOC = C12。 NET“ SEG[4]” LOC = C13。 NET“ SEG[5]” LOC = A13。 NET“ SEG[6]” LOC = B14。 NET“ BJ” LOC = E10。 過(guò)程 程序下載完成后，數(shù)碼管低兩位顯示 20，表示倒計(jì)時(shí)數(shù)。最左邊一位顯示 0，表示搶答成功的選手號(hào)碼。按鍵分布： KEY8 鍵功能：開始、清零、復(fù)位。 KEY 1~6 號(hào)鍵代表 1~6 號(hào)選手的搶答按鈕。 （ 1） 開始搶答，按下 START 鍵，報(bào)警器響，倒計(jì)時(shí)器從 20 秒開始遞減 （ 2） 如果有選手搶到（例如 4 號(hào)），則當(dāng)時(shí)報(bào)警器響，數(shù)碼管最左邊一位顯示搶到的選手號(hào)碼： 4 （ 3） 如果 20 秒倒計(jì)時(shí)結(jié)束，沒有選手搶到，則報(bào)警器響，倒計(jì)時(shí)器停在 0 秒，直到按下清零鍵 測(cè)試結(jié)果 測(cè)試圖： 六 、 結(jié)論 本項(xiàng)目 成功 完成了一個(gè)倒計(jì)時(shí) 20 秒，可供 6 組線路同時(shí)搶答的 帶有報(bào)警功能的 搶答器。