搶答器(veriloghdl實(shí)現(xiàn))-全文預(yù)覽
【正文】 =39。 else count=0。ha)begin t2[7:4]=0。end else if(d==39。t1[11:8]=t1[11:8]+1。h1) begin t1=t1+39。h100。h100。input [3:0]d。h0) count=1。 else q=q1。count=39。output reg [7:0] q。 if(q==200000001) cout=1。(~i)amp。input clk,i,j,m。5．實(shí)訓(xùn)心得體會(huì) 通過這次實(shí)訓(xùn)，我對(duì)Verilog HDL有了深入的認(rèn)識(shí)。經(jīng)過老師的輔導(dǎo)、同學(xué)的幫助、翻閱相關(guān)資料，綜合各方面的考慮。3．制作與調(diào)試過程（1）30秒倒計(jì)時(shí)的調(diào)試，管腳鎖定clk，使每秒產(chǎn)生一個(gè)進(jìn)位，送到減數(shù)器模塊。（3）搶答模塊A、一個(gè)復(fù)位鍵，四個(gè)搶答鍵，當(dāng)按下復(fù)位鍵后，如果有選手搶答，則電路立即鎖定，使其他組不能再次搶答。d位搶答者的組號(hào)輸出端。（圖2）（3）搶答模塊，clk位時(shí)鐘的輸入端，再程序的開始捕捉時(shí)鐘的上升沿，qd是搶答初始化，每次搶答開始首先初始化，使搶答就位，準(zhǔn)備開始搶答。（即所要求的蜂鳴器）分屏顯示模塊中用每次搶答的組號(hào)作為輸入，當(dāng)搶答后立即換屏顯示其組號(hào)分?jǐn)?shù)。這就實(shí)現(xiàn)了把十六進(jìn)制變成一般用的十進(jìn)制。倒計(jì)時(shí)模塊用一個(gè)20000000分頻。(4) 設(shè)置計(jì)分電路。 (2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人將復(fù)位按鈕按下后開始搶答，并用EDA實(shí)訓(xùn)儀上的八段數(shù)碼管顯示搶答者的序號(hào)，同時(shí)揚(yáng)聲器發(fā)出“嘟嘟”的響聲，并維持3秒鐘，此時(shí)電路自鎖，不再接受其他選手的搶答信號(hào)。 桂林電子科技大學(xué)信息科技學(xué)院《EDA技術(shù)與應(yīng)用》實(shí)訓(xùn)報(bào)告學(xué) 號(hào) 0952100110 姓 名 趙萬里指導(dǎo)教師：江國強(qiáng) 楊藝敏 2011年04月20日 實(shí)訓(xùn)題目：智能電子搶答器 設(shè)計(jì)要求 設(shè)計(jì)任務(wù)設(shè)計(jì)并制作一臺(tái)智能電子搶答器。③ 電路具有第一搶答信號(hào)的鑒別和鎖存功能。 方案比較(1) 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕。（3）自鎖后，用八段數(shù)碼管顯示搶答者的序號(hào)，同時(shí)指示燈亮。 方案論證 總體思路總體分為四部分：倒計(jì)時(shí)模塊、計(jì)分模塊、搶答模塊和分屏顯示模塊。當(dāng)減少到F時(shí)，向前借位，并且把F變?yōu)?。每次搶答，當(dāng)有一組按下?lián)尨?，立即鎖定，亮相應(yīng)的分?jǐn)?shù)和組號(hào)，并且亮起各種搶答所對(duì)應(yīng)的燈信號(hào)。 （圖1）（2）電路的計(jì)分模塊，d位組號(hào)的輸入端，是s1位計(jì)數(shù)按鍵，p位加減的控制端，高電平是s1位加分，低電平s1位減分,tttt4位各組的分?jǐn)?shù)輸出端，nnnn4分別為第一組、第二組、第三組、第四組的減分進(jìn)位端，當(dāng)分?jǐn)?shù)減少到0的時(shí)候，產(chǎn)生進(jìn)位，使該組不能再次搶答，使其淘汰。nnnn4位減數(shù)進(jìn)位端，sig、sigsig2為各種搶的標(biāo)志的輸出，即亮燈（蜂鳴器）。（2）計(jì)分模塊，用一個(gè)按鍵和一個(gè)撥動(dòng)開關(guān)，撥動(dòng)開關(guān)高點(diǎn)平時(shí)按鍵每按一次加十分，低電平時(shí)每按一次減十分。（4）分屏顯示模塊，此模塊完全由輸入的組號(hào)控制。4．結(jié)論 本次實(shí)訓(xùn)為期三周，確定下題目后，首先就是方案的確定。最后是硬件的調(diào)試，這是個(gè)漫長的過程，EP1C
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