搶答器(veriloghdl實(shí)現(xiàn))-免費(fèi)閱讀
【正文】 end else if(d==3)begin qs[11:0]=t3。 end end end endendmodule（4）分屏顯示模塊程序module mux_1(d,t1,t2,t3,t4,w,qs)。 d=3。h1。 Sig1=39。b0。 end else if((qd4==139。 d=2。h1。 d=39。b0) begin zd=139。 reg Sig=39。end else begin t1=100。 if(t4[11:8]==39。h0。hf)begin t3[7:4]=9。h0)begin n2=1。h10。end /*else t1[11:8]=t1[11:8]。 endendelse if(~p) begin if(d==39。end else begin t1=39。h4) begin t4=t4+39。h10。 if(t2[7:4]==39。ha)begin t1[7:4]=0。t3=39。input s1,p。h30。input clk,clrn。always (posedge clkamp。最后是硬件的調(diào)試，這是個(gè)漫長(zhǎng)的過(guò)程，EP1C3T144C8芯片的接口也非常的繁雜，最后我堅(jiān)持了下來(lái)。（4）分屏顯示模塊，此模塊完全由輸入的組號(hào)控制。nnnn4位減數(shù)進(jìn)位端，sig、sigsig2為各種搶的標(biāo)志的輸出，即亮燈（蜂鳴器）。每次搶答，當(dāng)有一組按下?lián)尨?，立即鎖定，亮相應(yīng)的分?jǐn)?shù)和組號(hào)，并且亮起各種搶答所對(duì)應(yīng)的燈信號(hào)。 方案論證 總體思路總體分為四部分：倒計(jì)時(shí)模塊、計(jì)分模塊、搶答模塊和分屏顯示模塊。 方案比較(1) 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕。 桂林電子科技大學(xué)信息科技學(xué)院《EDA技術(shù)與應(yīng)用》實(shí)訓(xùn)報(bào)告學(xué) 號(hào) 0952100110 姓 名 趙萬(wàn)里指導(dǎo)教師：江國(guó)強(qiáng) 楊藝敏 2011年04月20日 實(shí)訓(xùn)題目：智能電子搶答器 設(shè)計(jì)要求 設(shè)計(jì)任務(wù)設(shè)計(jì)并制作一臺(tái)智能電子搶答器。 (2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。倒計(jì)時(shí)模塊用一個(gè)20000000分頻。（即所要求的蜂鳴器）分屏顯示模塊中用每次搶答的組號(hào)作為輸入，當(dāng)搶答后立即換屏顯示其組號(hào)分?jǐn)?shù)。d位搶答者的組號(hào)輸出端。3．制作與調(diào)試過(guò)程（1）30秒倒計(jì)時(shí)的調(diào)試，管腳鎖定clk，使每秒產(chǎn)生一個(gè)進(jìn)位，送到減數(shù)器模塊。5．實(shí)訓(xùn)心得體會(huì) 通過(guò)這次實(shí)訓(xùn)，我對(duì)Verilog HDL有了深入的認(rèn)識(shí)。(~i)amp。output reg [7:0] q。 else q=q1。input [3:0]d。h100。t1[11:8]=t1[11:8]+1。ha)begin t2[7:4]=0。 if(t3[7:4]==39。h10。h100。h1) begin t1=t139。*/ end else if(t1[11:4]==39。
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