搶答器(veriloghdl實現(xiàn))-預(yù)覽頁
【正文】 3T144C8芯片的接口也非常的繁雜，最后我堅持了下來。6．參考文獻1 江國強 EDA技術(shù)與應(yīng)用 第三版 電子工業(yè)出版社 20102 譚會生，張昌凡. ，2009 附錄：①仿真波形圖（部分模塊） （圖1 30秒倒計時） ②程序清單（1）倒計時模塊 A．20000000分頻程序 module t60(clk,cout,i,j,m)。always (posedge clkamp。 else q=0。input clk,clrn。h30。h30。end if(q==39。input s1,p。initial begin t1=39。t3=39。 endalways (posedge s1 )beginif(p)begin if(d==39。ha)begin t1[7:4]=0。 else count=0。 if(t2[7:4]==39。h1000) count=1。h10。 end else if(t3==39。h4) begin t4=t4+39。t4[11:8]=t4[11:8]+1。end else begin t1=39。t3=39。 endendelse if(~p) begin if(d==39。hf)begin t1[7:4]=9。end /*else t1[11:8]=t1[11:8]。h0。h10。 if(t2[11:8]==39。h0)begin n2=1。end else if(d==39。hf)begin t3[7:4]=9。end /*else t3[11:8]=t3[11:8]。h0。h10。 if(t4[11:8]==39。h0) begin n4=1。end else begin t1=100。 end end end endmodule（3）搶答模塊程序module qdq(clk,qd,qd1,qd2,qd3,qd4,Sig,Sig1,Sig2,d,k,g,n1,n2,n3,n4)。 reg Sig=39。reg [3:0]d。b0) begin zd=139。 Sig1=39。 d=39。b0)amp。h1。(~n2)) begin zd=139。 d=2。b0。 end else if((qd4==139。 Sig=39。b0。b1) begin if((qd1==139。 Sig1=39。b0)amp。h1。(~n3)) begin zd=139。 d=3。b0。 end end end endendmodule（4）分屏顯示模塊程序module mux_1(d,t1,t2,t3,t4,w,qs)。output reg[15:0] qs。end else if(d==3)begin qs[11:0]=t3。 endendmodule
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