通信原理課程設(shè)計(jì)利用eda技術(shù)設(shè)計(jì)一個(gè)2ask調(diào)制系統(tǒng)并仿真測試設(shè)計(jì)-資料下載頁
2025-03-26 04:34本頁面
【正文】 01100 =DOUT= 10101110。 WHEN 0101101 =DOUT= 10100110。WHEN 0101110 =DOUT= 10011111。 WHEN 0101111 =DOUT= 10010111。WHEN 0110000 =DOUT= 10001111。 WHEN 0110001 =DOUT= 10000111。WHEN 0110010 =DOUT= 01111111。 WHEN 0110011 =DOUT= 01110111。WHEN 0110100 =DOUT= 01101111。 WHEN 0110101 =DOUT= 01100111。WHEN 0110110 =DOUT= 01011111。 WHEN 0110111 =DOUT= 01011000。WHEN 0111000 =DOUT= 01010000。 WHEN 0111001 =DOUT= 01001001。WHEN 0111010 =DOUT= 01000010。 WHEN 0111011 =DOUT= 00111011。WHEN 0111100 =DOUT= 00110100。 WHEN 0111101 =DOUT= 00101110。WHEN 0111110 =DOUT= 00101000。 WHEN 0111111 =DOUT= 00100010。WHEN 1000000 =DOUT= 00011101。 WHEN 1000001 =DOUT= 00011000。WHEN 1000010 =DOUT= 00010011。 WHEN 1000011 =DOUT= 00001111。WHEN 1000100 =DOUT= 00001100。 WHEN 1000101 =DOUT= 00001000。WHEN 1000110 =DOUT= 00000110。 WHEN 1000111 =DOUT= 00000100。WHEN 1001000 =DOUT= 00000010。 WHEN 1001001 =DOUT= 00000001。WHEN 1001010 =DOUT= 00000000。 WHEN 1001011 =DOUT= 00000000。WHEN 1001100 =DOUT= 00000000。 WHEN 1001101 =DOUT= 00000001。WHEN 1001110 =DOUT= 00000010。 WHEN 1001111 =DOUT= 00000100。WHEN 1010000 =DOUT= 00000110。 WHEN 1010001 =DOUT= 00001000。WHEN 1010010 =DOUT= 00001100。 WHEN 1010011 =DOUT= 00001111。WHEN 1010100 =DOUT= 00010011。 WHEN 1010101 =DOUT= 00011000。WHEN 1010110 =DOUT= 00011101。 WHEN 1010111 =DOUT= 00100010。WHEN 1011000 =DOUT= 00101000。 WHEN 1011001 =DOUT= 00101110。WHEN 1011010 =DOUT= 00110100。 WHEN 1011011 =DOUT= 00111011。WHEN 1011100 =DOUT= 01000010。 WHEN 1011101 =DOUT= 01001001。WHEN 1011110 =DOUT= 01010000。 WHEN 1011111 =DOUT= 01011000。WHEN 1100000 =DOUT= 01011111。 WHEN 1100001 =DOUT= 01100111。WHEN 1100010 =DOUT= 01101111。 WHEN 1100011 =DOUT= 01110111。when others=NULL。END CASE。END PROCESS。data=DOUT。END CLK_ARCH。LIBRARY IEEE。USE 。USE 。USE 。ENTITY lihua IS PORT(CLK:IN STD_LOGIC。 START:IN STD_LOGIC。 data1:out std_logic_vector (7 DOWNTO 0))。END lihua。ARCHITECTURE one_lihua OF lihua IS COMPONENT CLKDIV PORT(CLK: IN STD_LOGIC。 CLK_100: OUT STD_LOGIC)。END COMPONENT CLKDIV。COMPONENT xulie PORT(CLK0,CLR:IN STD_LOGIC。 Q0:OUT STD_LOGIC)。END COMPONENT xulie。COMPONENT CLK1 PORT( CLOCK: IN STD_LOGIC。 CODE: IN STD_LOGIC。 data: out std_logic_vector (7 DOWNTO 0) )。END COMPONENT CLK1。SIGNAL temp1,temp2:STD_LOGIC。BEGINU1:CLKDIV PORT MAP (CLK,temp1)。 U2:xulie PORT MAP (temp1,START,temp2)。U3:CLK1 PORT MAP (CLK,temp2,data1)。 END ARCHITECTURE one_lihua。LIBRARY IEEE。USE 。USE 。USE 。ENTITY lihua IS PORT(CLK:IN STD_LOGIC。 START:IN STD_LOGIC。 DATA1:out std_logic_vector (7 DOWNTO 0))。END lihua。ARCHITECTURE one_lihua OF lihua IS COMPONENT CLKDIV PORT(CLK: IN STD_LOGIC。 CLK_100: OUT STD_LOGIC)。END COMPONENT CLKDIV。COMPONENT xulie PORT(CLK0,CLR:IN STD_LOGIC。 Q0:OUT STD_LOGIC)。END COMPONENT xulie。COMPONENT CLK1 PORT( CLOCK: IN STD_LOGIC。 CODE: IN STD_LOGIC。 data: out std_logic_vector (7 DOWNTO 0) )。END COMPONENT CLK1。SIGNAL temp1,temp2:STD_LOGIC。BEGINU1:CLKDIV PORT MAP (CLK,temp1)。 U2:xulie PORT MAP (temp1,START,temp2)。U3:CLK1 PORT MAP (CLK,temp2,DATA1)。 END ARCHITECTURE one_lihua。得到的整體仿真圖如下所示： 心得體會(huì)我通過這三周的通信課程設(shè)計(jì)，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次設(shè)計(jì)，進(jìn)一步加深了對EDA技術(shù)和通信之間的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。同時(shí)我通過這次設(shè)計(jì)，加強(qiáng)了理論學(xué)習(xí)與實(shí)際的結(jié)合，驗(yàn)證和鞏固充實(shí)所學(xué)理論知識(shí)，加深對相關(guān)內(nèi)容的理解，接觸課堂以外的實(shí)踐知識(shí)，加深了解社會(huì)對本專業(yè)的需要。培養(yǎng)獨(dú)立進(jìn)行資料收集和解決問題的能力，并開闊眼界及思路，為畢業(yè)設(shè)計(jì)收集資料及醞釀設(shè)計(jì)方案，也為今后的工作積累經(jīng)驗(yàn)。 參考文獻(xiàn)《通信原理》第六版 國防工業(yè)出版社 樊昌信 曹麗娜主編《EDA技術(shù)實(shí)用教程》20
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