【導(dǎo)讀】在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。本次項(xiàng)目是小數(shù)分頻。是為解決人們想要小數(shù)頻率的愿望，而不局限于整數(shù)頻率。而用VHDL語(yǔ)言實(shí)現(xiàn)的數(shù)字產(chǎn)品也在一定范圍內(nèi)滿(mǎn)足市場(chǎng)上不同的需求。用FPGA設(shè)計(jì)的產(chǎn)品不但降低的生產(chǎn)成本，還在一定程度上縮短了生產(chǎn)周期。同時(shí)所需的人力又不是特別多。制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來(lái)獲得所需要的小數(shù)分頻值。特點(diǎn)可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號(hào)抖動(dòng)較大。個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻。本次設(shè)計(jì)用VHDL設(shè)計(jì)。性能優(yōu)劣的主要因素之一。目前大多數(shù)采用直接合成、鎖相環(huán)和。訊系統(tǒng)的重要組成部分，他將一個(gè)高穩(wěn)定和高準(zhǔn)確度的基準(zhǔn)頻率，經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的頻率。但在某些場(chǎng)合下，時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分

　　

【正文】 process(clk_tem) variable tem:std_logic。 begin if clk_tem39。event and clk_tem=39。139。 then tem:=not tem。 end if。 qout2=tem。 end process。 end behave。 15 頂層原理圖 圖 小數(shù)分頻頂層原理圖 原理圖中包括 2 個(gè) 分頻模塊和一個(gè)或邏輯門(mén)?；蜻壿嬮T(mén)是為了改變 分頻器 的占空比。 仿真波形 如圖 圖 小數(shù)分頻仿真圖 16 從 仿真圖中可以很看見(jiàn)當(dāng)輸入時(shí)鐘周期 clk 是 10Hz,則輸出 out 是 4Hz。 也就是輸入信號(hào)經(jīng) 。而且通過(guò)波形仿真可以驗(yàn)證設(shè)計(jì)是正確的。 3 外圍及顯示電路設(shè)計(jì) 頻率計(jì) 所謂頻率計(jì)就是將輸出結(jié)果用數(shù)字來(lái)顯示。從而能讓人們清楚地看見(jiàn)結(jié)果，不必通過(guò)波形來(lái)判斷頻率是多少。 4 位十進(jìn)制頻率計(jì)的設(shè)計(jì) 頻率記的頂層模塊圖如圖 圖 4位十進(jìn)制頻率計(jì) 4 位頻率計(jì)原理圖包括了測(cè)試模塊 TESTCL 和 4個(gè)十進(jìn)制計(jì)數(shù)器 t10 模塊、4個(gè) 4位鎖存器模塊。 TESTCL 模塊產(chǎn)生復(fù)位信號(hào)、使能信號(hào)和鎖存信號(hào)，通過(guò)這 17 些信號(hào)是整個(gè)頂層模塊工作。鎖存器是把輸出結(jié)果鎖存輸出，使輸出結(jié)果保持靜態(tài)更容易觀(guān)察。 t10 模塊是把當(dāng)前進(jìn)來(lái)的信號(hào)進(jìn)行 10 進(jìn)制計(jì)數(shù)在把結(jié)果輸出。通過(guò)以上幾個(gè)模塊就構(gòu)成了完整的 4位頻率計(jì)數(shù)器。 4 位十進(jìn)制頻率計(jì)系統(tǒng)仿真及結(jié)果 圖 4位十進(jìn)制頻率計(jì) 波形仿真圖 從仿真波形文件看當(dāng)輸入的信號(hào) FIN 為 50Hz,即是 125Hz 經(jīng) 分頻后的信號(hào)。則輸出信號(hào)為 500Hz。這是 信號(hào)測(cè)試時(shí)把測(cè)量周期擴(kuò)大到 10 倍時(shí)的結(jié)果。所謂把時(shí)鐘周期擴(kuò)大 10 倍就是把本應(yīng) 1s測(cè)量的頻率，把它用 10s 來(lái)測(cè)量。又因?yàn)闀r(shí)鐘周期是 1s，所以輸出信號(hào)是把輸入信號(hào)擴(kuò)大 10 倍。即輸出信號(hào) 500Hz。 TESTCL 模塊的設(shè)計(jì) TESTCL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY TESTCTL IS PORT (CLKK : IN STD_LOGIC。 CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。 END ENTITY TESTCTL。 ARCHITECTURE behav OF TESTCTL IS SIGNAL COUNTDIV : STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 BEGIN P1: PROCESS( CLKK ) 18 BEGIN IF CLKK39。EVENT AND CLKK = 39。139。 THEN COUNTDIV=COUNTDIV+39。139。 END IF。 IF COUNTDIV=10101 THEN COUNTDIV=00000。 END IF。 END PROCESS P1。 P2: PROCESS (CLKK, COUNTDIV) BEGIN IF COUNTDIV=10100 THEN RST_CNT= 39。139。 ELSE RST_CNT=39。039。 END IF。 IF COUNTDIV=01001 THEN CNT_EN=39。139。LOAD=39。039。 ELSE CNT_EN=39。039。LOAD=39。139。 END IF。 END PROCESS P2。 END ARCHITECTURE behav。 根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為 1秒的對(duì)輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)，把脈寬擴(kuò)大到 10 秒的對(duì)輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)，就會(huì)是測(cè)量結(jié)果也擴(kuò)大了 10倍，即保證有一位是小數(shù)位；10秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值鎖入鎖存 器的鎖存信號(hào)和為下一測(cè)頻計(jì)數(shù)周期作準(zhǔn)備的計(jì)數(shù)器清 0信號(hào)。這 3 個(gè)信號(hào)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生，即圖 624中的 TESTCTL，它的設(shè)計(jì)要求是， TESTCTL 的計(jì)數(shù)使能信號(hào) CNT_EN能產(chǎn)生一個(gè)10秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行同步控制。當(dāng) CNT_EN 高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器 REG4B 中，并由外部的 7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好 處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，必須有一清零信號(hào) RST_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 10秒鐘的計(jì)數(shù)操作作準(zhǔn)備。 19 TESTCL 模塊系統(tǒng)仿真及結(jié)果 圖 TESTCL模塊波形仿真圖 從波形圖可以看見(jiàn)前十秒是使使能 EN=39。139。,也就是開(kāi)始計(jì)數(shù)，同時(shí)鎖存端LOAD=‘ 0’，即當(dāng)前信號(hào)不會(huì)被鎖存進(jìn)鎖存器。而后 20 秒則是使 EN=‘ 0’和 LOAD=‘ 1’即使其停止計(jì)數(shù)并把計(jì)數(shù)結(jié)果鎖存進(jìn)鎖存器，從而輸出結(jié)果。而 CNT 是復(fù)位信號(hào)，當(dāng)?shù)搅?20 秒后就開(kāi)始復(fù)位。 20 圖 小數(shù)分頻 實(shí)物圖 4 實(shí)驗(yàn)總結(jié) 本次實(shí)驗(yàn)的創(chuàng)新在于把軟件和硬件結(jié)合在一起，并通過(guò)軟件來(lái)控制軟件。而且想得到不同的小數(shù)分頻，只需改變軟件編程，不必改動(dòng)硬件來(lái)是實(shí)現(xiàn)。這大大的節(jié)約了成本，而且使用起來(lái)很簡(jiǎn)單。 在做本次設(shè)計(jì)是遇到最大的為題就是頻率計(jì)的設(shè)計(jì)，頻率計(jì)的編譯是沒(méi)有問(wèn)題，但在波形仿真是會(huì)有毛刺，可能影響到數(shù)據(jù)的精準(zhǔn)度。 通過(guò)實(shí)驗(yàn)設(shè)計(jì)，必須不斷的去查閱資料。不管是網(wǎng)上資料還書(shū)本資料都給予了我很大的幫助。這其中不斷的學(xué)習(xí)使我更深入了解了 FPGA 及 VHDL 語(yǔ)言，及如何使用它們?cè)O(shè)計(jì)自己想要的東西。 21 參考文獻(xiàn) 1 黃正瑾 .在系統(tǒng)編程技術(shù)及其應(yīng)用 .南京 :東南大學(xué)出版社 ,1997 2 侯伯亨 .數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ) .西安 :西安電子科技大學(xué)出版社 ,2020 3 楊暉，大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì) .北京 :北京航空航天大學(xué)出版社 ,1998 4 潘松，黃繼業(yè) .EDA 技術(shù)使用教程 .北京 :科學(xué)出版社 ,20207 劉蘊(yùn)才 .遙測(cè)遙控系統(tǒng) [M].北京 :國(guó)防工業(yè)出版社 ,2020 5 徐志軍 ,徐光輝 . CPLD/FPGA的開(kāi)發(fā)與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2020 6 王毅平，張振榮 .VHDL編程與仿真 .北京：人 民郵電出版社， 2020 7 朱明程，孫普譯 .可編程邏輯系統(tǒng)的 VHDL設(shè)計(jì)技術(shù) .南京：東南大學(xué)出版社， 1998 8 康華光 .電子科學(xué)與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998 9 康華光 .電子科學(xué)與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998