eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-資料下載頁(yè)
2025-06-06 15:30本頁(yè)面
【正文】 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到 數(shù)字系統(tǒng)設(shè)計(jì) 者的歡迎。 Quartus II 功能 Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 9 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； 支持 軟件 源文件 的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件； 使用組合 編譯方式 可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件 使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Altera 的 Quartus II 可編程邏輯 軟件 屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。該平臺(tái)支持 一個(gè)工作組 環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了 軟件 的 LogicLock 模塊設(shè)計(jì) 功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項(xiàng)器件 Quartus II 的其他特性 DSP Builder 新的 數(shù)字信號(hào)處 理 (DSP)支持 —— 通過(guò)系統(tǒng)控制臺(tái)，與 MATLAB的 DDR 存儲(chǔ)器 進(jìn)行通信，并具有新的浮點(diǎn)功能，提高了設(shè)計(jì)效能，以及 DSP 效率。 經(jīng)過(guò)改進(jìn)的視頻和圖像處理 (VIP)套裝以及視頻接口 IP—— 通過(guò)具有邊緣自適應(yīng)算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng) IP 內(nèi)核，簡(jiǎn)化了視頻處理應(yīng)用的開(kāi)發(fā)。 增強(qiáng)收 發(fā)器設(shè)計(jì)和驗(yàn)證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進(jìn)一步提高收發(fā)器數(shù)據(jù)速率 (對(duì)于 Stratix V FPGA，高達(dá) Gbps)。 Quartus II 的操作頁(yè)面 10 Quartus II 的啟動(dòng)頁(yè)面如圖 31 所示。 Quartus II 的新工程向?qū)ы?yè)面如圖 32所示。 Quartus II 的建立原理圖頁(yè)面如圖 33所示。 Quartus II 的代碼輸入頁(yè)面如圖 34 所示。 Quartus II 的仿真頁(yè)面如圖 31 所示。 圖 31 啟動(dòng)頁(yè)面 11 圖 32 新工程向?qū)? 圖 33建立原理框圖 12 圖 34代碼輸入界面 圖 35仿真界面 電路總體電路圖 13 簡(jiǎn)易計(jì)算器的總體電路圖如圖 36所示。 圖 36 總體電路圖 仿真波形 最后的仿真波形如圖 38所示。 圖 38仿真波形 14 4 設(shè)計(jì)總結(jié) 本次設(shè)計(jì)設(shè)計(jì)的項(xiàng)目是簡(jiǎn)易計(jì)算器，結(jié)構(gòu)簡(jiǎn)單 ,清新易懂，設(shè)計(jì)流程簡(jiǎn)潔，作為課程設(shè)計(jì)的項(xiàng)目將其簡(jiǎn)單化這樣更容易讓大家對(duì) EDA課程， FPGA 的理解和應(yīng)用，不能對(duì)計(jì)算機(jī)有太大的要求，只是一個(gè)件的設(shè)計(jì)， 一般計(jì)算器的復(fù)雜運(yùn)算還是不能處理，對(duì)計(jì)算器的復(fù)雜運(yùn)算還需要對(duì)知識(shí)的深入理解和扎實(shí)的掌握，只有這樣才能完善計(jì)算器的功能。簡(jiǎn)易計(jì)算器就是對(duì)大家剛剛掌握的知識(shí)進(jìn)行應(yīng)用，這是一個(gè)熟悉知識(shí)的過(guò)程，大家在這個(gè)過(guò)程中能夠加深對(duì)電子設(shè)計(jì)的理解，和對(duì)實(shí)際應(yīng)用實(shí)際操作的靈活性。 經(jīng)過(guò)一周 FPGA 的學(xué)習(xí)，我們得到了很多的收獲，老師教會(huì)了我們好多功能機(jī)的設(shè)計(jì)，編碼的創(chuàng)建過(guò)程，之前報(bào)過(guò)計(jì)算機(jī)二級(jí)培訓(xùn)班，對(duì)這樣的代碼編寫(xiě)有點(diǎn)熟悉的感覺(jué)，但畢竟不是同一性質(zhì)的學(xué)科類型，應(yīng)用方式也不一樣，就需要對(duì)課程的深入理解，李老師的教學(xué)方式獨(dú)特，大家都 能輕松的理解，李老師教學(xué)相長(zhǎng)，能夠深入了解學(xué)生不解之處，為大家排憂解難，很有大家的風(fēng)度，李老師總是耐心的為大家解決各種問(wèn)題，一些大家經(jīng)常犯的錯(cuò)誤，老師也都一一解答，李老師為人師表。后面的課設(shè)，大家都在課余時(shí)間里復(fù)習(xí)，在實(shí)驗(yàn)室進(jìn)行編程和應(yīng)用，當(dāng)做出結(jié)果的時(shí)候，感到十分的快樂(lè)。申老師經(jīng)常的陪伴大家也挺辛苦的，在這里感謝申老師。雖然課程這就結(jié)束了，但不能落下這門(mén)課，這門(mén)課對(duì)電子知識(shí)的理解很有幫助，對(duì)實(shí)踐應(yīng)用更加清晰。 15 參考文獻(xiàn) [1].夏宇聞 .甘偉《 Verilog HDL 入門(mén)》 .北京航空航 天大學(xué)出版社， [2].潘松 ， 黃繼業(yè) .《 EDA 技術(shù)實(shí)用教程》（第二版） .科學(xué)出版社， [3].焦素敏 .《 EDA 應(yīng)用技術(shù)》 .清華大學(xué)出版社，
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1