eda課程設(shè)計(jì)---簡(jiǎn)易計(jì)算器設(shè)計(jì)-資料下載頁(yè)
2025-01-16 04:59本頁(yè)面
【正文】 準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持MAX7000/MAX3000等乘積項(xiàng)器件 Quartus II的其他特性 DSP Builder (DSP)支持——通過(guò)系統(tǒng)控制臺(tái)，與MATLAB的DDR存儲(chǔ)器進(jìn)行通信，并具有新的浮點(diǎn)功能，提高了設(shè)計(jì)效能，以及DSP效率。 經(jīng)過(guò)改進(jìn)的視頻和圖像處理(VIP)套裝以及視頻接口IP——通過(guò)具有邊緣自適應(yīng)算法的Scaler II MegaCore功能以及新的AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng)IP內(nèi)核，簡(jiǎn)化了視頻處理應(yīng)用的開發(fā)。增強(qiáng)收發(fā)器設(shè)計(jì)和驗(yàn)證——更新了Arria V FPGA的收發(fā)器工具包支持，進(jìn)一步提高收發(fā)器數(shù)據(jù)速率(對(duì)于Stratix V FPGA， Gbps)。 Quartus II的操作頁(yè)面Quartus II的啟動(dòng)頁(yè)面如圖31所示。Quartus II的新工程向?qū)ы?yè)面如圖32所示。Quartus II的建立原理圖頁(yè)面如圖33所示。Quartus II的代碼輸入頁(yè)面如圖34所示。Quartus II的仿真頁(yè)面如圖31所示。圖31 啟動(dòng)頁(yè)面圖32 新工程向?qū)D33建立原理框圖 圖34代碼輸入界面圖35仿真界面簡(jiǎn)易計(jì)算器的總體電路圖如圖36所示。圖36 總體電路圖最后的仿真波形如圖38所示。圖38仿真波形4 設(shè)計(jì)總結(jié)本次設(shè)計(jì)設(shè)計(jì)的項(xiàng)目是簡(jiǎn)易計(jì)算器，結(jié)構(gòu)簡(jiǎn)單,清新易懂，設(shè)計(jì)流程簡(jiǎn)潔，作為課程設(shè)計(jì)的項(xiàng)目將其簡(jiǎn)單化這樣更容易讓大家對(duì)EDA課程，F(xiàn)PGA的理解和應(yīng)用，不能對(duì)計(jì)算機(jī)有太大的要求，只是一個(gè)件的設(shè)計(jì)，一般計(jì)算器的復(fù)雜運(yùn)算還是不能處理，對(duì)計(jì)算器的復(fù)雜運(yùn)算還需要對(duì)知識(shí)的深入理解和扎實(shí)的掌握，只有這樣才能完善計(jì)算器的功能。簡(jiǎn)易計(jì)算器就是對(duì)大家剛剛掌握的知識(shí)進(jìn)行應(yīng)用，這是一個(gè)熟悉知識(shí)的過(guò)程，大家在這個(gè)過(guò)程中能夠加深對(duì)電子設(shè)計(jì)的理解，和對(duì)實(shí)際應(yīng)用實(shí)際操作的靈活性。經(jīng)過(guò)一周FPGA的學(xué)習(xí)，我們得到了很多的收獲，老師教會(huì)了我們好多功能機(jī)的設(shè)計(jì)，編碼的創(chuàng)建過(guò)程，之前報(bào)過(guò)計(jì)算機(jī)二級(jí)培訓(xùn)班，對(duì)這樣的代碼編寫有點(diǎn)熟悉的感覺(jué)，但畢竟不是同一性質(zhì)的學(xué)科類型，應(yīng)用方式也不一樣，就需要對(duì)課程的深入理解，李老師的教學(xué)方式獨(dú)特，大家都能輕松的理解，李老師教學(xué)相長(zhǎng)，能夠深入了解學(xué)生不解之處，為大家排憂解難，很有大家的風(fēng)度，李老師總是耐心的為大家解決各種問(wèn)題，一些大家經(jīng)常犯的錯(cuò)誤，老師也都一一解答，李老師為人師表。后面的課設(shè)，大家都在課余時(shí)間里復(fù)習(xí)，在實(shí)驗(yàn)室進(jìn)行編程和應(yīng)用，當(dāng)做出結(jié)果的時(shí)候，感到十分的快樂(lè)。申老師經(jīng)常的陪伴大家也挺辛苦的，在這里感謝申老師。雖然課程這就結(jié)束了，但不能落下這門課，這門課對(duì)電子知識(shí)的理解很有幫助，對(duì)實(shí)踐應(yīng)用更加清晰。參考文獻(xiàn)[1].《Verilog HDL入門》.北京航空航天大學(xué)出版社，[2].潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）.科學(xué)出版社，[3].焦素敏.《EDA應(yīng)用技術(shù)》.清華大學(xué)出版社， 14
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