eda課程設(shè)計--eda課程設(shè)計實驗報告-資料下載頁
2025-01-18 21:03本頁面
【正文】 9。 THENq=255。 a=1, 輸出一個波形周期內(nèi)的高電平 ELSEq=0。 a=0, 輸出一個波形周期的低電平。 END IF。 END IF。 END PROCESS。 END behave。輸出波形選擇模塊波形選擇模塊是一個設(shè)計位6選1的數(shù)據(jù)選擇器，其中sel為波形數(shù)據(jù)選擇端口，d0～d5為8位二進制輸入端口，q為8位二進制輸出端口。該模塊可以根據(jù)外部開關(guān)的狀態(tài)選擇相應(yīng)的波形輸出。其選擇VHDL程序如下：LIBRARY IEEE。 USE 。 ENTITY ch61a ISPORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ch61a。 ARCHITECTURE behave OF ch61a ISBEGINPROCESS(sel)BEGINCASE sel ISWHEN000=q=d0。 遞增波形輸出WHEN001=q=d1。 遞減波形輸出WHEN010=q=d2。 三角波形輸出WHEN011=q=d3。 階梯波形輸出WHEN100=q=d4。 正弦波形輸出WHEN101=q=d5。 方波輸出WHEN OTHERS=NULL。 END CASE。 END PROCESS。END behave。WHEN OTHERS=NULL。 六、系統(tǒng)聯(lián)調(diào)測試分析通過以上各個模塊的細化和分析，最終在Quartus ‖中完成了整個系統(tǒng)的聯(lián)合調(diào)試，并通過嵌入式邏輯分析的方法回讀輸出信號的波形符合設(shè)計的要求。調(diào)試整個系統(tǒng)了原理圖如下圖所示：：（復(fù)位信號reset高電平，低電平為不輸出）（1）第一次sel選擇值設(shè)為0，輸出為遞增波，從圖中可以看出，輸出的波形成線性遞增，結(jié)果正確。（2）第二次sel選擇值設(shè)為1，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結(jié)果正確。（3）第三次sel的值設(shè)為2，輸出為三角波，其仿真波形如下圖所示，輸出波形線性增大到最大后，再線性減小。（4）第四次sel的值設(shè)為3，其輸出的波形是階梯波，其仿真波形見下圖，波形遞增常數(shù)為16，結(jié)果正確。（5）第五次sel的值設(shè)為4，其輸出的波形是正弦波，從圖中可以看出，輸出的數(shù)據(jù)的變化規(guī)律是正弦規(guī)律。（6）第六次sel的值設(shè)為5，其輸出的波形是方波，從圖中仿真的結(jié)果可以看出，輸出的波形變化規(guī)律是按方波規(guī)律周期性變化的。（7）當(dāng)設(shè)置為其他值時無波形輸出七、設(shè)計結(jié)論本設(shè)計以函數(shù)信號發(fā)生器的功能為設(shè)計對象，運用EDA技術(shù)的設(shè)計方法，進行各種波形的輸入設(shè)計、設(shè)計處理和器件編程。在VHDL語言的編寫中按照語言描述規(guī)范，實現(xiàn)了幾種波形的軟件設(shè)計和具體邏輯元件結(jié)構(gòu)的硬件映射。結(jié)合FPGA的開發(fā)集成環(huán)境Quartus2軟件，產(chǎn)生了函數(shù)信號發(fā)生器的各種信號，同時完成了時序和功能仿真。實驗表明采用該方法能準(zhǔn)確的產(chǎn)生三角波、階梯波、正弦波等設(shè)計產(chǎn)生的波形，實現(xiàn)了信號發(fā)生器的功能。本設(shè)計的函數(shù)信號發(fā)生器在設(shè)計上由于設(shè)計時考慮的不夠全面雖然完成了函數(shù)信號的產(chǎn)生，但不夠完善。要做成完整實用的信號源還應(yīng)考慮設(shè)計包含的功能有：（1）用鍵盤輸入編輯生成上述6種波形（同周期）的線性組合波形；（2）具有波形存儲功能；（3）輸出波形的頻率范圍可調(diào)，頻率步進；（4）輸出波形幅度可調(diào)，步進調(diào)整；（5）具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能；（6）用鍵盤或其他輸入裝置產(chǎn)生任意波形；（7）波形占空比可調(diào)等。八、心得體會一個學(xué)期的EDA學(xué)習(xí)，使我獲益良多。在這期間學(xué)習(xí)了EDA的基本知識、常用的EDA的工具Quartus2的使用方法、對大規(guī)?？删幊唐骷慕Y(jié)構(gòu)和工作原理也有了一定的了解；掌握了原理圖和VHDL輸入的基本設(shè)計方法；對VHDL語言的語法結(jié)構(gòu)、編程結(jié)構(gòu)也都有了一定的掌握；結(jié)合實驗課學(xué)會了編程下載和硬件測試等內(nèi)容；對Quartus2軟件的嵌入式邏輯分析儀的使用和宏功能模塊的調(diào)用也掌握了一些基本的操作；配合著實驗課初步學(xué)會了自頂向下的設(shè)計方法，明白了如何用這種方法去實現(xiàn)一個系統(tǒng)的設(shè)計。但這些內(nèi)容掌握的程度還不深入，要想能夠融會貫通必須用更多的時間去深入學(xué)習(xí)。這些內(nèi)容的學(xué)習(xí)，增強了我對EDA設(shè)計的興趣，具備了這些基本知識，為今后的自主學(xué)習(xí)奠定了良好的基礎(chǔ)。 16
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