eda課程設(shè)計(jì)--eda課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告-閱讀頁(yè)
2025-02-02 21:03本頁(yè)面
【正文】 = altsyncram, numwords_a = 64, 數(shù)據(jù)數(shù)量64 operation_mode = ROM, LPM模式ROM outdata_aclr_a = NONE, 無異步地址清零 outdata_reg_a = UNREGISTERED, 輸出無鎖存 widthad_a = 6, 地址線寬度6 width_a = 8, 數(shù)據(jù)線寬度8 width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。：library ieee。use 。 clr: in std_logic。 6位輸出地址線end t。定義內(nèi)部變量 begin if clr=39。 then cqi:=(others =39。)。event and clk=39。 then –檢測(cè)時(shí)鐘上升沿 cqi:=cqi+1。q =cqi。 end bhv。方波模塊方波模塊的square的VHDL程序描述如下：其中clk為輸入時(shí)鐘端口，clr為輸入復(fù)位端口，q為整數(shù)輸出端口。連續(xù)的輸出便成了觀測(cè)到的方波波形。 USE 。 q:OUT INTEGER RANGE 0 TO 255)。 ARCHITECTURE behave OF square ISSIGNAL a:BIT。 定義內(nèi)部整數(shù)變量BEGINIF clr=39。 THEN a=39。 ELSIF clk39。139。 計(jì)數(shù) ELSEt:=0。a=NOT a。 END IF。 END PROCESS。EVENT AND clk=39。 THEN IF a=39。 THENq=255。 a=0, 輸出一個(gè)波形周期的低電平。 END IF。 END behave。該模塊可以根據(jù)外部開關(guān)的狀態(tài)選擇相應(yīng)的波形輸出。 USE 。d0,d1,d2,d3,d4,d5:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END ch61a。 遞增波形輸出WHEN001=q=d1。 三角波形輸出WHEN011=q=d3。 正弦波形輸出WHEN101=q=d5。 END CASE。END behave。 六、系統(tǒng)聯(lián)調(diào)測(cè)試分析通過以上各個(gè)模塊的細(xì)化和分析，最終在Quartus ‖中完成了整個(gè)系統(tǒng)的聯(lián)合調(diào)試，并通過嵌入式邏輯分析的方法回讀輸出信號(hào)的波形符合設(shè)計(jì)的要求。（2）第二次sel選擇值設(shè)為1，輸出為遞減波，從圖中可以看出，輸出的波形成線性遞減，結(jié)果正確。（4）第四次sel的值設(shè)為3，其輸出的波形是階梯波，其仿真波形見下圖，波形遞增常數(shù)為16，結(jié)果正確。（6）第六次sel的值設(shè)為5，其輸出的波形是方波，從圖中仿真的結(jié)果可以看出，輸出的波形變化規(guī)律是按方波規(guī)律周期性變化的。在VHDL語(yǔ)言的編寫中按照語(yǔ)言描述規(guī)范，實(shí)現(xiàn)了幾種波形的軟件設(shè)計(jì)和具體邏輯元件結(jié)構(gòu)的硬件映射。實(shí)驗(yàn)表明采用該方法能準(zhǔn)確的產(chǎn)生三角波、階梯波、正弦波等設(shè)計(jì)產(chǎn)生的波形，實(shí)現(xiàn)了信號(hào)發(fā)生器的功能。要做成完整實(shí)用的信號(hào)源還應(yīng)考慮設(shè)計(jì)包含的功能有：（1）用鍵盤輸入編輯生成上述6種波形（同周期）的線性組合波形；（2）具有波形存儲(chǔ)功能；（3）輸出波形的頻率范圍可調(diào)，頻率步進(jìn)；（4）輸出波形幅度可調(diào)，步進(jìn)調(diào)整；（5）具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能；（6）用鍵盤或其他輸入裝置產(chǎn)生任意波形；（7）波形占空比可調(diào)等。在這期間學(xué)習(xí)了EDA的基本知識(shí)、常用的EDA的工具Quartus2的使用方法、對(duì)大規(guī)模可編程器件的結(jié)構(gòu)和工作原理也有了一定的了解；掌握了原理圖和VHDL輸入的基本設(shè)計(jì)方法；對(duì)VHDL語(yǔ)言的語(yǔ)法結(jié)構(gòu)、編程結(jié)構(gòu)也都有了一定的掌握；結(jié)合實(shí)驗(yàn)課學(xué)會(huì)了編程下載和硬件測(cè)試等內(nèi)容；對(duì)Quartus2軟件的嵌入式邏輯分析儀的使用和宏功能模塊的調(diào)用也掌握了一些基本的操作；配合著實(shí)驗(yàn)課初步學(xué)會(huì)了自頂向下的設(shè)計(jì)方法，明白了如何用這種方法去實(shí)現(xiàn)一個(gè)系統(tǒng)的設(shè)計(jì)。這些內(nèi)容的學(xué)習(xí)，增強(qiáng)了我對(duì)EDA設(shè)計(jì)的興趣，具備了這些基本知識(shí)，為今后的自主學(xué)習(xí)奠定了良好的基礎(chǔ)
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