eda課程設(shè)計(jì)--數(shù)字秒表設(shè)計(jì)-閱讀頁(yè)
2025-01-28 15:30本頁(yè)面
【正文】 if ena=39。then if cqi=0101then cqi=0000。139。 end if。 end process。139。039。end process。end architecture art。use 。use 。 newclk: out std_logic)。architecture art of clkgen issignal ter:integer range 0 to 1029999。event and clk=39。 then if ter=29999 then ter=0。 end if。end process。139。039。end process。 因?yàn)閷?shí)驗(yàn)硬件仿真提供3MHz的時(shí)鐘信號(hào)，所以要用分頻器實(shí)現(xiàn)3MHz到100Hz的時(shí)鐘信號(hào)的轉(zhuǎn)換。連接每個(gè)模塊，最終實(shí)現(xiàn)秒表的功能。連接模塊的原理圖后，編譯出現(xiàn)錯(cuò)誤。不能從輸入輸出端口拖出線連接到模塊上，這樣只能連接一個(gè)端口，而無(wú)法將全部端口正確連接到模塊上。 在實(shí)際的設(shè)計(jì)過(guò)程中，分頻器的模塊也遇到了困難。所以找了很長(zhǎng)時(shí)間，最后在老師的幫助下，通過(guò)ISE軟件找出了錯(cuò)誤。四、設(shè)計(jì)結(jié)果與分析思路問(wèn)題以及測(cè)試結(jié)果失敗分析設(shè)計(jì)的過(guò)程中沒(méi)有注意到分頻器模塊的設(shè)計(jì)，沒(méi)有考慮到實(shí)際的時(shí)鐘脈沖信號(hào)的頻率問(wèn)題。所以一定要設(shè)計(jì)分頻器模塊。所以編譯出現(xiàn)錯(cuò)誤。這樣，前面的六個(gè)端口連接到上面就不會(huì)出現(xiàn)錯(cuò)誤。程序簡(jiǎn)要說(shuō)明十進(jìn)制計(jì)數(shù)器：每有一個(gè)時(shí)鐘信號(hào)，計(jì)數(shù)1，依次增加，當(dāng)計(jì)數(shù)到第十個(gè)脈沖時(shí)，輸出進(jìn)位為1。五、設(shè)計(jì)過(guò)程與結(jié)果截圖原理圖程序設(shè)計(jì)結(jié)果截圖
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