eda課程設(shè)計(jì)--數(shù)字秒表設(shè)計(jì)-閱讀頁(yè)
2025-06-22 22:12本頁(yè)面
【正文】 39。 end process。 end architecture art。 use 。 use 。 newclk: out std_logic)。 architecture art of clkgen is signal ter:integer range 0 to 1029999。event and clk=39。 then if ter=29999 then ter=0。 end if。 end process。139。039。 end process。 因?yàn)閷?shí)驗(yàn)硬 件仿真 提供 3MHz的時(shí)鐘信號(hào)，所以要用分頻器實(shí)現(xiàn) 3MHz到 100Hz 的時(shí)鐘信號(hào)的轉(zhuǎn)換。第一個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù) ,計(jì)數(shù)到,第二個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)到 1s,第三個(gè)十進(jìn)制計(jì)數(shù)器計(jì)數(shù)到10s，第四個(gè)計(jì)數(shù)器用六進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到 60s（即 1min），第五個(gè)用十進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到 10min，第六個(gè)用六進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到60min（即 1h）。 我們?cè)O(shè)計(jì)的過程中主要遇到的難點(diǎn)是最終的各個(gè)模塊的連 接與編譯。經(jīng)過老師的指導(dǎo)，發(fā)現(xiàn)端口的連接線有問題。而且各個(gè)模塊排列比較緊是，容易在連接線上出現(xiàn)問題，所以各個(gè)模塊的排列要合理的分散。因?yàn)槲覀儏⒖剂藭系牟糠殖绦?，不過有一句語(yǔ)句有語(yǔ)法錯(cuò)誤。 實(shí)際的過程中我們沒有加入分頻器模塊，仿真時(shí)直接提供 100Hz的時(shí)鐘信號(hào) 進(jìn)行仿真。實(shí)際的時(shí)鐘脈沖信號(hào)不一定是我們的 100Hz。 最終的原理圖連接后，端口的連接沒有注意，尤其是一對(duì)多的端口的連接。 多個(gè)輸出端口同過命名的方式連接到一起的，要注意最終的輸出端口模塊的線要用粗線，表示可以連接多個(gè)端口。 每一個(gè)單獨(dú)的輸出端口的輸出線也要用粗線，而且要拉長(zhǎng)些，但不要 與其他的線連接到一起，引起編譯出現(xiàn)錯(cuò)誤。該進(jìn)位作為下一個(gè)計(jì)數(shù)器的時(shí)鐘信號(hào)，連接各個(gè)計(jì)數(shù)器，就可實(shí)現(xiàn)設(shè)計(jì)要求的計(jì)數(shù)到 1h
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