【正文】 醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。二、概述學習MAX+plusⅡ工具軟件的基本功能和使用方法。學習使用原理圖輸入法設計半加器，掌握原理圖輸入法的操作步驟。初步掌握設計電路原理圖的編輯、編譯、仿真等操作方法。每次實驗前，學生須仔細閱讀本實驗指導書的相關內容：1）明確實驗目的和實驗內容； 2）明確實驗原理與步驟；3）復習與實驗內容有關的理論知識；4）預習儀器設備的使用方法、操作規(guī)程及注意事項。PC機MAX+plus II 軟件1．實驗開始前，應先檢查本人的計算機是否安裝相關軟件，了解其軟件的使用方法和要求。2．實驗時每個同學應單獨設計程序、操作、記錄實驗結果等，使每個同學受到全面訓練。3．測量數據或觀察現象要認真細致，實事求是。使用計算機要符合操作規(guī)程，切勿隨便重啟頻繁開關計算機。4．未經許可，不得動用其它人的儀器設備或計算機等物。5．實驗結束后，實驗記錄交指導教師查看并認為無誤后，離開機房。最后，應清理計算機，備份編寫程序。6．愛護公物，發(fā)生儀器設備等損壞事故時，應及時報告指導教師，按有關實驗管理規(guī)定處理。7．自覺遵守學校和實驗室管理的其它有關規(guī)定。QuartusII design是最高級和復雜的，用于systemonaprogrammablechip(SOPC)的設計環(huán)境。QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設計流程。QuartusII design是唯一一個包括以timing closure 和 基于塊的設計流為基本特征的programmable logic device(PLD)的軟件。Quartus II 設計軟件改進了性能、提升了功能性、解決了潛在的設計延遲等，在工業(yè)領域率先提供FPGA與maskprogrammed devices開發(fā)的統一工作流程。Altera Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統設計者的歡迎。三、實驗內容以Altera公司的MAX+plus II為工具軟件，采用原理圖輸入法設計半加器h_adder，生成元件符號，并仿真驗證設計結果。四、4位加法器設計實現過程在MAX+plus II工具軟件的元件庫中已經有與門、或門、與非門和異或門等元件，在設計中可直接調用這些元件，實現電路設計。圖1 半加器原理圖在元件選擇對話框的符號庫“Symbol Libraries”欄目中，用鼠標雙擊基本元件庫文件夾“d:maxplus2max2libprim”后，在符號文件“Symbol Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對話框的符號名“Symbol Name”欄目內直接輸入xor，或者在“Symbol Files”欄目中，用鼠標雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到其他元件符號。半加器邏輯電路圖如圖1所示，它由1個異或門和1個與門構成，a、b是輸入端，SO是和輸出端，CO是向高位的進位輸出端。在元件選擇對話框的符號名“Symbol Name”欄目內直接輸入xor，或者在“Symbol Files”欄目中，用鼠標雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號。用鼠標雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進行名稱修改，用這種方法把兩個輸入端的名稱分別更改為“a”和“b”，把兩個輸出端的名稱分別更改為“SO”和“CO”，然后按照圖1所示的半加器邏輯電路的連接方式，用鼠標將相應的輸入端和輸出端及電路內部連線連接好，并以“h_adder．gdf”(注意后綴是．gdf)為文件名，存在自己建立的工程目錄d:myedamygdf內。進行存盤操作時，系統在彈出的存盤操作對話框中，自動保留了上一次存盤時的文件名和文件目錄，不要隨意單擊“OK”按鈕結束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機實驗時最容易忽略和出錯的地方。設計好的圖形文件一定要通過MAX+plus II的編譯。在MAX+plus II集成環(huán)境下，執(zhí)行“MAX+plus”菜單下的“Compiler”命令，在彈出的編譯對話框中單擊“Start”按鈕，即可對h_adder．gdf文件進行編譯。在編譯中，MAX+plus II自動完成編譯網表提取(Compiler Netlist Extractor)、數據庫建立(Database Builder)、邏輯綜合(Logic Synthesizer)、邏輯分割(Partitioner)、適配(Fitter)、延時網表提取(Timing SNF Extractor)和編程文件匯編(Assembler)等操作，并檢查設計文件是否正確。存在錯誤的設計文件是不能將編譯過程進行到底的，此時計算機會中斷編譯，并在編譯(Compiler)對話框中指出錯誤類型和個數。在MAX+plus II集成環(huán)境下，執(zhí)行“File”菜單下的“Create Default Symbol”命令，將通過編譯的GDF文件生成一個元件符號，并保存在工程目錄中。這個元件符號可以被其他圖形設計文件調用，實現多層次的系統電路設計。仿真，也稱為模擬(Simulation)；是對電路設計的一種間接的檢測方法。對電路設計的邏輯行為和功能進行模擬檢測，可以獲得許多設計錯誤及改進方面的信息。對于大型系統的設計，能進行可靠、快速、全面的仿真尤為重要。① 建立波形文件進行仿真時需要先建立仿真文件。在Max+p1us II環(huán)境執(zhí)行“File”的“New”命令，再選擇彈出的對話框中的Waveform Editor fi1e項，波形編輯窗口即被打開。② 輸入信號節(jié)點在波形編輯方式下，執(zhí)行“Node”的“Nodes from SNF”命令，彈出輸入節(jié)點“Enter Nodes from SNF”對話框，在對話框中首先單擊“List”按鈕，這時在對話框左邊的“Available Nodes＆Groups”(可利用的節(jié)點與組)框中將列出該設計項目的全部信號節(jié)點。若在仿真中只需要觀察部分信號的波形，則首先用鼠標將選中的信號名點黑，然后單擊對話框中間的“=”按鈕，選中的信號即進入到對話框右邊的“Selected Nodes＆Groups”(被選擇的節(jié)點與組)框中。如果需要刪除“被選擇的節(jié)點與組”框中的節(jié)點信號，也可以用鼠標將其名稱點黑，然后單擊對話框中間的“③ 設置波形參量在波形編輯對話框中調入了半加器的所有節(jié)點信號后，還需要為半加器輸入信號a和b設定必要的測試電平等相關的仿真參數。如果希望能夠任意設置輸入電平位置或設置輸入時鐘信號的周期，可以在Options選項中，取消網格對齊Snap to Grid的選擇(取消鉤)。④ 設定仿真時間寬度在仿真對話框，默認的仿真時間域是1μS。如果希望有足夠長的時間觀察仿真結果，可以選擇“File”命令菜單中的“End Time”選項，在彈出的“End Time”對證框中，填入適當的仿真時間域(如5μS)即可。⑤ 加入輸入信號，利用必要的功能鍵為a和b加上適當的電平，以便仿真后能測試so和co輸出信號。⑥ 波形文件存盤以“h_adder．scf”(注意后綴是．scf)為文件名，存在自己建立的工程目錄d:myedamygdf內。在波形文件存盤時，系統將本設計電路的波形文件名自動設置為“”，因此可以直接單擊確定按鈕。⑦ 進行仿真 1位全加器的實現過程1位全加器可以用兩個半加器及一個或門連接而成。其原理圖如圖2所示。，在用戶目錄中找到自己設計的半加器元件h_adder，并把它調入原理圖編輯框中（調入兩個），另外從d:maxplus2max2libprim元件庫中調出一個兩輸入端的或門，并加入相應的輸入和輸出元件，按照圖1所示電路連線，得到1位全加器電路的設計結果。電路中的a和b是兩個1位二進制加數輸入，cin是低位來的進位輸入，sum是和輸出，cout是向高位進位輸出。圖2 1位全加器原理圖按以上步驟進行仿真，仿真圖如下：1位全加器仿真圖 四位加法器實現過程在一位全加器的基礎上設計四位全加器，其原理圖如圖所示圖3 四位加法器原理圖按以上操作進行仿真，仿真圖如：五、收獲與心得體會本次的EDA課程設計歷時一星期，時間雖短，但通過一個星期的實踐，使我對EDA技術有了更進一步的了解。同時，大致懂得了一個課題制作的具體流程和實施方法。另外，課程設計對QuartusⅡ軟件的使用要求較高，從而使我能較為熟練的運用此軟件。在設計時，采用模塊化的設計思路使得問題變的簡單明了，大大縮短了時間，降低了發(fā)生錯誤的機侓，也便于修改和更新。課程設計中，需要找很多資料，在當今的信息化環(huán)境中，雖然資料很多，但需要仔細斟酌才能找到所要的。這次的課程設計很好的鍛煉了這種能力。此外，與同學和老師的交流必不可少，我從中也學到了不少東西。課程設計是一次很好的鍛煉機會，我從中學的很多知識對將來的學習和工作都有很大的幫助，十分感謝學校能提供這樣一個機會。