【正文】 zzer(buzzer))。h1,439。h2))beginhour_L wire buzzer_en。h0。amp。amp。h9)amp。h2)amp。amp。//second carry bit signal assign sec_cb =(sec_L == 439。end else beginmin = {min_H,min_L}。//press key_change next state reg key_turn_n。reg [7:0] hour。h06。//led tube bit chooseoutput [7:0] led_data。有利于鍛煉我們獨(dú)立分析問(wèn)題和解決問(wèn)題的能力。//輸入的系統(tǒng)時(shí)鐘，20ns的周期 endmodule五、調(diào)試及總結(jié)本次課程設(shè)計(jì)總共花費(fèi)了四天左右的時(shí)間，設(shè)計(jì)了自動(dòng)打鈴系統(tǒng)。clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data))。按鍵key_turn—0為調(diào)整小時(shí)，1為調(diào)整分鐘。當(dāng)顯示時(shí)鐘和默認(rèn)鬧鐘時(shí)鐘相等時(shí)，驅(qū)動(dòng)打鈴模塊。shuzi[2]=TH/10。//總線由上拉電阻拉高進(jìn)入空閑狀態(tài)num_check=R_H+R_L+T_H+T_L。//濕度高位調(diào)用接受一個(gè)字節(jié)的子函R_L=receive_byte()。為70us} data_byte//data_byte|=temp。039。for(i=0。delay1()。delay(1)。while(ms)for(i=0。typedef unsigned int WORD。在生成原理圖的過(guò)程中，就曾把導(dǎo)線畫成了Placeline而不是Placewire，還有芯片的引腳應(yīng)該用NET符號(hào)而不是用文本符號(hào)，所以這些錯(cuò)誤都導(dǎo)致我花在原理圖上的時(shí)間多了點(diǎn)。enmin_1為59分時(shí)的進(jìn)位信號(hào) BEGINenmin_2由clk調(diào)制后的手動(dòng)調(diào)時(shí)脈沖信號(hào)串 daout時(shí)計(jì)數(shù)器模塊的VHDL語(yǔ)言：LIBRARY IEEE。USE 。無(wú)奈之下，決定重頭開(kāi)始排查每一步的細(xì)節(jié)，確定各個(gè)模塊的功能完全實(shí)現(xiàn)并且頂層模塊功能正確。經(jīng)過(guò)鎖定引腳再重新編譯獲得如下頂層原理電路圖：三、方案實(shí)現(xiàn) 各模塊仿真及描述（1）秒計(jì)數(shù)器模塊仿真圖：將標(biāo)準(zhǔn)秒信號(hào)送入”秒計(jì)數(shù)器”，秒計(jì)數(shù)器采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60秒發(fā)出一個(gè)分脈沖信號(hào)，該信號(hào)將作為分計(jì)數(shù)器的時(shí)鐘脈沖，daout代表秒輸出。 模塊劃分自頂向下分解 模塊描述時(shí)鐘計(jì)時(shí)模塊完成時(shí)、分、秒計(jì)數(shù)，及清零、調(diào)節(jié)時(shí)和分鐘的功能。（3）具有調(diào)節(jié)小時(shí)、分鐘、秒及清零的功能。利用硬件描述語(yǔ)言VHDL對(duì)設(shè)計(jì)系統(tǒng)的各個(gè)子模塊進(jìn)行邏輯描述，采用模塊化的設(shè)計(jì)思想完成頂層模塊的設(shè)計(jì)，通過(guò)軟件編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合優(yōu)化、邏輯布線、邏輯仿真，最終將設(shè)計(jì)的軟件系統(tǒng)下載設(shè)計(jì)實(shí)驗(yàn)系統(tǒng)，對(duì)設(shè)計(jì)的系統(tǒng)進(jìn)行硬件測(cè)試。process(sec_l_in)begin casesec_l_in iswhen “0000” =sec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lprocess(sec_h_in)begin casesec_h_in iswhen “0000” =sec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hprocess(min_l_in)begin casemin_l_in iswhen “0000” =min_lmin_lmin_lwhen “0011” =min_lmin_lmin_lmin_lmin_lmin_lmin_lmin_lprocess(min_h_in)begin casemin_h_in iswhen “0000” =min_hmin _h min _hmin _hmin _h min _hmin _hmin _hmin _hmin _hmin _hend case。)。clk_hmin_l_inmin_h_inclk_mend if。process(rst,clk_m)begin if rst=39。)。signalmin_l_in: std_logic_vector(3 downto 0)。min_l: out std_logic_vector(6 downto 0)。use 。具有清零、校時(shí)、校分功能。use 。endddz。signalclk_s,clk_m,clk_h: std_logic。)。039。end process。)。這次課程設(shè)計(jì)，進(jìn)一步加深了我對(duì)EDA的了解，使我對(duì)isp有了更深的了解，使我對(duì)應(yīng)用軟件的方法設(shè)計(jì)硬件系統(tǒng)有了更加濃厚的興趣。（2）通過(guò)課程設(shè)計(jì)使學(xué)生能利用EDA軟件（QUARTUSII）進(jìn)行至少一 個(gè)電子技術(shù)綜合問(wèn)題的設(shè)計(jì)，設(shè)計(jì)輸入可采用圖形輸入法或VHDL硬件描述語(yǔ)言輸入法。采用自頂向下的設(shè)計(jì)方法，子模塊利用VHDL語(yǔ)言設(shè)計(jì)，頂層文件用原理圖的設(shè)計(jì)方法。各個(gè)輸入/輸出端口的作用為：（1）clk為計(jì)時(shí)時(shí)鐘信號(hào)，reset為異步清零信號(hào)；（2）sethour為小時(shí)設(shè)置信號(hào)，setmin為分鐘設(shè)置信號(hào)；（3）daout[5?0]為小時(shí)的BCD碼輸出, daout[6...0]為秒和分鐘的BCD碼輸出，enmin和enhour為使能輸出信號(hào)。引腳配置完成后再進(jìn)行一次全程編譯，無(wú)誤則可以下載到試驗(yàn)箱上進(jìn)行硬件測(cè)試。這次課程設(shè)計(jì)，進(jìn)一步加深了我對(duì)EDA的了解，使我對(duì)QuartusII的基本操作有所了解，使我對(duì)應(yīng)用軟件的方法設(shè)計(jì)硬件系統(tǒng)有了更加濃厚的興趣。enhour:OUT STD_LOGIC。IF(clk39。在焊接的時(shí)候，要注意元件的正負(fù)極，還要檢測(cè)錫是否都與那些銅連接上了。uchar RH,RL,TH,TL,flag。iP2=0x07。delay(1)。// 主機(jī)把總線拉低必須大于18msDHT11能檢測(cè)到起始信號(hào)dht=1。//開(kāi)始信號(hào)結(jié)束之后延時(shí)26us28usdelay1()。while(dht)。start()。//溫度低位check=receive_byte()。TH=T_H。//接收數(shù)據(jù)display()。該芯片是208個(gè)管腳，138個(gè)IO，并且具有兩個(gè)內(nèi)部PLL，而且內(nèi)嵌乘法器，8K的邏輯門，資源相當(dāng)豐富。四、各部分仿真結(jié)果測(cè)試文件如下：module clock_tb。rst_b = 139。在調(diào)試過(guò)程中，有些代碼的設(shè)計(jì)不規(guī)范性，導(dǎo)致時(shí)序相當(dāng)緩慢，甚至編譯綜合都會(huì)報(bào)錯(cuò)。//sysclkglobal system clock,rst_bglobal reset signal input key_mode。parameter init_min = 839。//initial alarm time : 06:30:0 parameter Count_1s = 2839。//minute high 4 bit reg [3:0] hour_L。//sure button press key_turn wire key_change_press。//choose turn hour or minute always (posedge sysclk or negedge rst_b)begin if(!rst_b)fm fm reg [27:0] time_t。(sec_H == 439。always (posedge sysclk or negedge rst_b)begin if(!rst_b)beginmin_L min_L min_L min_L min_L = min_L + 439。amp。h5))beginmin_L = 439。amp。amp。amp。(init_alarm_hour == {hour_H,hour_L})。h1,min[7:4]}),.data5({139。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。2．實(shí)驗(yàn)時(shí)每個(gè)同學(xué)應(yīng)單獨(dú)設(shè)計(jì)程序、操作、記錄實(shí)驗(yàn)結(jié)果等，使每個(gè)同學(xué)受到全面訓(xùn)練。QuartusII design是最高級(jí)和復(fù)雜的，用于systemonaprogrammablechip(SOPC)的設(shè)計(jì)環(huán)境。在元件選擇對(duì)話框的符號(hào)名“Symbol Name”欄目?jī)?nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號(hào)。在MAX+plus II集成環(huán)境下，執(zhí)行“MAX+plus”菜單下的“Compiler”命令，在彈出的編譯對(duì)話框中單擊“Start”按鈕，即可對(duì)h_adder．gdf文件進(jìn)行編譯。① 建立波形文件進(jìn)行仿真時(shí)需要先建立仿真文件。⑤ 加入輸入信號(hào)，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖?，以便仿真后能測(cè)試so和co輸出信號(hào)。同時(shí)，大致懂得了一個(gè)課題制作的具體流程和