eda課程設(shè)計(jì)報(bào)告--音樂(lè)發(fā)生器設(shè)計(jì)-資料下載頁(yè)
2025-03-23 00:27本頁(yè)面
【正文】 1when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111。END fun。五：總體設(shè)計(jì)電路圖 songer 模塊Songer模塊就是頂層設(shè)計(jì)文件，所有的模塊都由它調(diào)用。該Songer模塊的程序?yàn)?library ieee。use 。entity Songer is port( CLK12MHZ : in std_logic。 CLK8HZ : in std_logic。 CODE1 : out std_logic_vector(3 downto 0)。 HIGH1 : out std_logic。 SPKOUT : out std_logic)。end。architecture one of Songer is ponent NoteTabs is port (clk : in std_logic。 ToneIndex : out std_logic_vector(3 downto 0))。 end ponent。 ponent ToneTaba port( Index : in std_logic_vector(3 downto 0)。 CODE : out std_logic_vector(3 downto 0)。 HIGH : out std_logic。 Tone : out std_logic_vector(10 downto 0))。 end ponent。 ponent Speakera port(clk : in std_logic。 Tone : in std_logic_vector(10 downto 0)。 SpkS : out std_logic)。 end ponent。 signal Tone : std_logic_vector(10 downto 0)。 signal ToneIndex : std_logic_vector(3 downto 0)。 beginu1: NoteTabs port map (clk=CLK8HZ,ToneIndex=ToneIndex)。u2: ToneTaba port map (Index=ToneIndex,Tone=Tone,CODE=CODE1,HIGH=HIGH1)。u3: Speakera port map (clk=CLK12MHZ,Tone=Tone,SpkS=SPKOUT)。end。：將Songer模塊設(shè)為當(dāng)前文件，進(jìn)行編譯，編譯成功.頂層文件管腳分配圖如下：2． 連線及下載 在硬件電路上實(shí)現(xiàn)此程序 CLK接50MHz晶振輸入，高音HIGH接IO9，然后再與LED連接，SPKOUT接IO10，然后與揚(yáng)聲器連接。 下載頂層文件前，此前必須對(duì)ROM進(jìn)行全局編譯六：心得體會(huì) 課程設(shè)計(jì)剛開(kāi)始的時(shí)候，對(duì)EDA課程設(shè)計(jì)很陌生，也感到很茫然，也非常沒(méi)有信心。通過(guò)去圖書館查找資料，查閱了，一些相關(guān)技術(shù)書籍，書中通過(guò)大量的圖示形象的講解了FPGA技術(shù)。在整整兩個(gè)星期的日子里，可以說(shuō)是非常難熬的，但是可以學(xué)到很多東西，同時(shí)不僅可以鞏固以前學(xué)習(xí)過(guò)的知識(shí)，而且學(xué)到了很多課本上沒(méi)有的東西。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它產(chǎn)生了濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫、綜合、仿真成功的時(shí)候，心里特別開(kāi)心。但是在編寫頂層文件時(shí)遇到了不少問(wèn)題，特別是各元件之間的連接，以及信號(hào)的定義，總是會(huì)出錯(cuò)。在細(xì)心的檢查下，終于找出了錯(cuò)誤，排除錯(cuò)誤后，程序編譯就通過(guò)了。在這之前，產(chǎn)生音樂(lè)文件，關(guān)聯(lián)文件，產(chǎn)生器件，連接電路，仿真每一步都不允許有錯(cuò)誤。哪怕是程序里的一個(gè)字母錯(cuò)了，都會(huì)導(dǎo)致程序錯(cuò)誤。這讓我養(yǎng)成了嚴(yán)謹(jǐn)?shù)膶?shí)驗(yàn)作風(fēng)。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的音樂(lè)發(fā)生器還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在老師的辛勤的指導(dǎo)下，終于迎刃而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。最后，對(duì)給過(guò)我?guī)椭乃型瑢W(xué)和各位指導(dǎo)老師再次表示忠心的感謝！七：參考資料【1】潘松，黃繼業(yè)。EDA技術(shù)與 VHDL（第三版）.北京：清華大學(xué) 出版社，2009.21
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