【正文】 息包含在網(wǎng)表文件 2 中 )。 (10) 器件編程 : 指將適配后產(chǎn)生的編程文件下載到 FPGA CPLD 器件中。這樣 ,上電后配置芯片自動給 FPGA 加載編程數(shù)據(jù)。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 路硬件描述語言。本設計中用到了 PLL 嵌入式單元，該模塊單元是通過開發(fā)平臺的 IP 核生成器自動生成的（內(nèi)嵌專用硬核里的內(nèi)嵌專用硬核是有別于底層嵌入功能單元的，主要是指那些通用性相對較弱、不是所有 FPGA 器件都包括的硬核）。在硬件電路設計過程中，主要的設計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設計。當設計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。在實際的小數(shù)分頻器的設計過程中，需要一個半整數(shù)分頻器和一個整數(shù)分頻器，為了模塊數(shù)量的最少化，而且控制電路簡單，改變占空比是利用上升沿觸發(fā)和下降沿 觸發(fā)進行或來實現(xiàn)的。 clkout:out std_logic )。039。039。event and clk_tem=39。 use 。 architecture behave of f25 is constant counter_len:integer:=3。 clk_tem=39。039。 then tem:=not tem。 也就是輸入信號經(jīng) 。通過以上幾個模塊就構(gòu)成了完整的 4位頻率計數(shù)器。 USE 。139。139。 ELSE CNT_EN=39。這 3 個信號可以由一個測頻控制信號發(fā)生器產(chǎn)生，即圖 624中的 TESTCTL，它的設計要求是， TESTCTL 的計數(shù)使能信號 CNT_EN能產(chǎn)生一個10秒脈寬的周期信號，并對頻率計的每一計數(shù)器 CNT10 的 ENA 使能端進行同步控制。而后 20 秒則是使 EN=‘ 0’和 LOAD=‘ 1’即使其停止計數(shù)并把計數(shù)結(jié)果鎖存進鎖存器，從而輸出結(jié)果。這其中不斷的學習使我更深入了解了 FPGA 及 VHDL 語言，及如何使用它們設計自己想要的東西。 20 圖 小數(shù)分頻 實物圖 4 實驗總結(jié) 本次實驗的創(chuàng)新在于把軟件和硬件結(jié)合在一起，并通過軟件來控制軟件。在停止計數(shù)期間，首先需要一個鎖存信號 LOAD 的上跳沿將計數(shù)器在前 1秒鐘的計數(shù)值鎖存進各鎖存器 REG4B 中，并由外部的 7段譯碼器譯出，顯示計數(shù)值。LOAD=39。039。139。 ENTITY TESTCTL IS PORT (CLKK : IN STD_LOGIC。則輸出信號為 500Hz。 3 外圍及顯示電路設計 頻率計 所謂頻率計就是將輸出結(jié)果用數(shù)字來顯示。 qout2=tem。 end if。 clkout=39。 begin qout1=clk xor qout2。 use 。 then tem:=not tem。039。 clk_tem=39。 architecture behave of fen25 is constant counter_len:integer:=3。 use 。 VHDL 是一種標準化的硬件描述語言， 同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能。 VHDL 具有多層次的設計描述功能，既可以描述系統(tǒng)級電路，又可以描述 門級電路。 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復雜的邏輯控制。目前它在中國的應用多數(shù)是用在 FPGA/CPLD/EPLD 的設計中。 (11) 系統(tǒng)驗證 : 先將 FPGA 芯片在測試板上進行功能驗證 ,然后再到實際系統(tǒng)中驗證。下載使用專用的編程器或者下載電纜。如果網(wǎng)表文件 2 中含有延時信息 , 則不需要反標文件。適配的輸入需要網(wǎng)表文件 工藝庫 (要使用其中的布 線模型等信息 )和約束。網(wǎng)表文件中含門級單元的延時信息 ,對連線延時有預估值或者為零 ,不同的軟件處理的方法可能不同 ,暫稱之為網(wǎng)表文件 1。網(wǎng)表文件主要記錄的是所用工藝庫門級單 9 元之間的互連關(guān)系 (即門級結(jié)構(gòu) )。功能仿真需要的輸入是 RTL 級代碼、測試激勵和庫 (有時要調(diào)用工藝庫中宏功能單元的行為級模型 )。利用綜合軟件可以 檢查出所寫的代碼是否是 RTL 級代碼。 (1) 系統(tǒng)行為描述 :是指使用硬件描述語言 HDL(Hard2w are description 8 Language) 語句的全集來描述算法 , 模擬系統(tǒng)的行為和功能 ,不要求所有的語句都能夠綜合成電路。而行為級模型只是規(guī)定其功能 ,無延時信息 ,跟工藝無關(guān) ,但門級模型和版圖級模型跟工藝密切相關(guān)。對于 FPGA 的設計而言 , 我們不需要關(guān)心電路級和版圖級 , 只考慮系統(tǒng)級、算法級、 RTL 級、門級 4 個層次的行為域描述和結(jié)構(gòu)域描述即可。需要說明的是 , 如果仿真驗證不 對或者到走某一步有錯 , 就要返回修改。 FPGA 器件的組合邏輯塊是查找表結(jié)構(gòu)。另外一種方法是用 CPLD（復雜可編程邏輯器件備）。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。整數(shù)分頻器的實現(xiàn)比較簡單，可采用標準的計數(shù)器或可編程邏輯器件設計實現(xiàn)。 關(guān)鍵字： FPGA 小 數(shù)分頻器 VHDL 頻率計 2 目 錄 1 FPGA 及 VHDL 簡介 什么是 FPGA .................................................................................................... 4 FPGA由什么構(gòu)成 ............................................................................................. 5 FPGA設計步驟 ................................................................................................. 5 硬件描述語言 VHDL ....................................................................................... 10 2 小數(shù)分頻分析及設計 整數(shù)分頻與半整數(shù)分頻 .................................................................................... 12 分頻的程序 ..................................................................................................... 12 頂層原理圖 .................................