【正文】 這其中不斷的學(xué)習(xí)使我更深入了解了 FPGA 及 VHDL 語(yǔ)言，及如何使用它們?cè)O(shè)計(jì)自己想要的東西。 通過(guò)實(shí)驗(yàn)設(shè)計(jì)，必須不斷的去查閱資料。這大大的節(jié)約了成本，而且使用起來(lái)很簡(jiǎn)單。 20 圖 小數(shù)分頻 實(shí)物圖 4 實(shí)驗(yàn)總結(jié) 本次實(shí)驗(yàn)的創(chuàng)新在于把軟件和硬件結(jié)合在一起，并通過(guò)軟件來(lái)控制軟件。而后 20 秒則是使 EN=‘ 0’和 LOAD=‘ 1’即使其停止計(jì)數(shù)并把計(jì)數(shù)結(jié)果鎖存進(jìn)鎖存器，從而輸出結(jié)果。139。鎖存信號(hào)之后，必須有一清零信號(hào) RST_CNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 10秒鐘的計(jì)數(shù)操作作準(zhǔn)備。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器 REG4B 中，并由外部的 7段譯碼器譯出，顯示計(jì)數(shù)值。這 3 個(gè)信號(hào)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生，即圖 624中的 TESTCTL，它的設(shè)計(jì)要求是， TESTCTL 的計(jì)數(shù)使能信號(hào) CNT_EN能產(chǎn)生一個(gè)10秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行同步控制。 END ARCHITECTURE behav。 END IF。LOAD=39。 ELSE CNT_EN=39。LOAD=39。 IF COUNTDIV=01001 THEN CNT_EN=39。039。139。 END PROCESS P1。 IF COUNTDIV=10101 THEN COUNTDIV=00000。139。139。 BEGIN P1: PROCESS( CLKK ) 18 BEGIN IF CLKK39。 END ENTITY TESTCTL。 ENTITY TESTCTL IS PORT (CLKK : IN STD_LOGIC。 USE 。即輸出信號(hào) 500Hz。所謂把時(shí)鐘周期擴(kuò)大 10 倍就是把本應(yīng) 1s測(cè)量的頻率，把它用 10s 來(lái)測(cè)量。則輸出信號(hào)為 500Hz。通過(guò)以上幾個(gè)模塊就構(gòu)成了完整的 4位頻率計(jì)數(shù)器。鎖存器是把輸出結(jié)果鎖存輸出，使輸出結(jié)果保持靜態(tài)更容易觀察。 4 位十進(jìn)制頻率計(jì)的設(shè)計(jì) 頻率記的頂層模塊圖如圖 圖 4位十進(jìn)制頻率計(jì) 4 位頻率計(jì)原理圖包括了測(cè)試模塊 TESTCL 和 4個(gè)十進(jìn)制計(jì)數(shù)器 t10 模塊、4個(gè) 4位鎖存器模塊。 3 外圍及顯示電路設(shè)計(jì) 頻率計(jì) 所謂頻率計(jì)就是將輸出結(jié)果用數(shù)字來(lái)顯示。 也就是輸入信號(hào)經(jīng) ?；蜻壿嬮T是為了改變 分頻器 的占空比。 end behave。 qout2=tem。 then tem:=not tem。event and clk_tem=39。 process(clk_tem) variable tem:std_logic。 end if。039。039。 else t:=t+1。 clkout=39。 clk_tem=39。139。 begin if qout139。 begin qout1=clk xor qout2。 architecture behave of f25 is constant counter_len:integer:=3。 clkout:out std_logic )。 qout1:buffer std_logic。 use 。 use 。 end behave。 q2=tem。 then tem:=not tem。event and clk_tem=39。 process(clk_tem) variable tem:std_logic。 end if。039。039。 else t:=t+1。 clkout=39。 clk_tem=39。039。 begin if q139。 begin q1=clk xor q2。 architecture behave of fen25 is constant counter_len:integer:=3。 clkout:out std_logic )。 q1:buffer std_logic。 use 。 use 。在實(shí)際的小數(shù)分頻器的設(shè)計(jì)過(guò)程中，需要一個(gè)半整數(shù)分頻器和一個(gè)整數(shù)分頻器，為了模塊數(shù)量的最少化，而且控制電路簡(jiǎn)單，改變占空比是利用上升沿觸發(fā)和下降沿 觸發(fā)進(jìn)行或來(lái)實(shí)現(xiàn)的。 2 小數(shù)分頻分析及設(shè)計(jì) 整數(shù)分頻與 半整數(shù)分頻 針對(duì)半整數(shù)分頻器的 FPGA 的設(shè)計(jì)，目前市場(chǎng)上技術(shù)比較成熟，一般采用的設(shè)計(jì)方法如 圖 所示。 VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言， 同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān) 。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述 門級(jí)電路。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 支持廣泛、易于修改 。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè) 計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。本設(shè)計(jì)中用到了 PLL 嵌入式單元，該模塊單元是通過(guò)開發(fā)平臺(tái)的 IP 核生成器自動(dòng)生成的（內(nèi)嵌專用硬核里的內(nèi)嵌專用硬核是有別于底層嵌入功能單元的，主要是指那些通用性相對(duì)較弱、不是所有 FPGA 器件都包括的硬核）。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及 11 語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。目前它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 路硬件描述語(yǔ)言。它在 80 年代的后期 出現(xiàn)。至此 ,FPGA 芯片設(shè)計(jì)完成。 (11) 系統(tǒng)驗(yàn)證 : 先將 FPGA 芯片在測(cè)試板上進(jìn)行功能驗(yàn)