【正文】 )。elseif counter0 = number1 thencounter0 = (others=39。039。)。)thencounter1=(others=39。) thenif (n_of_fd(0)=39。if (enable=39。elseclock = clock_in。039。beginfdn: process (enable,clock_in, n_of_fd, clock, q0, q1)beginnumber(2 downto 0)=n_of_fd(3 downto 1)。signal counter0:std_logic_vector(3 downto 0) 。signal q1:std_logic。architecture bhv of fdn issignal clock:std_logic。clock_out:out std_logic)。enable:in std_logic。use 。library ieee。clk_out=clock_sel。sel0:sel port map(clock_sel,x,selt)。fdnl:fdn port map(clkin,selt,n1_fd,clock_2)。number0:number port map(n,n_fd,n1_fd)。end case。 when others=n=0000。when 15=n=0100。when 14=n=0100。when 13=n=0100。when 11=n=0010。when 10=n=0010。when 9=n=0010。when 7=n=0001。when 6=n=0001。process(l)begincase (l) iswhen 5=n=0001。end if。end if。 thenl=8*d+4*c+2*b+a。 thenif sel1=39。beginprocess(rst,sel1) 第 36 頁 beginif rst=39。signal n_fd : std_logic_vector(3 downto 0) 。signal clock_2 : std_logic。signal selt_not: std_logic。signal n,x:std_logic_vector(3 downto 0) 。end ponent。s:in std_logic。ponent mux1port (a:in std_logic。sel_out:out std_logic)。ponent selport (clock_in:in std_logic。 第 35 頁 clock_out:out std_logic ) 。enable:in std_logic。end ponent。number0:out std_logic_vector(3 downto 0) 。end fenpin_x。a,b,c,d:in integer range 1 downto 0。rst:in std_logic。use . all。 第 34 頁 附錄 A5 小數(shù)分頻實(shí)現(xiàn)的程序library ieee。039。139。end process。elsetemp=n11。else null。end if。 thenif rising_edge(clk) thenif temp = n1 1 thentemp = 0。 thenif sel = 39。process(clk,temp,sel)beginif rst=39。beginm1=2*d4+1*c4。end fenpin_h。 a4,b4,c4,d4:in integer range 1 downto 0。entity fenpin_h isport( clk,rst:in std_logic。use 。use 。end rtl。end if。 end if。139。 thenif (clkout339。process(clkout3)beginif sel=39。end if。end if。end if。039。elsecount = count 1。 clkout3 = 39。139。 thenif (clk 39。 thenif sel=39。 process(clk)beginif rst=39。beginset=8*d3+4*c3+2*b3+1*a3。signal count:integer range 0 to 16 。end fenpin_m。 a3,b3,c3,d3:in integer range 1 downto 0。entity fenpin_m isport( clkin,rst:in std_logic。use 。 第 30 頁 附錄 A3 半整數(shù)分頻實(shí)現(xiàn)的程序library ieee。039。139。end process。elseq=count11。 else null。end if。 ) thenif q=count11 thenq=0。event and clk = 39。139。139。end process。elsep=count11。 else null。end if。 ) thenif p=count11 thenp=0。event and clk = 39。139。139。begincount1=8*d2+4*c2+2*b2+1*a2。end fenpin_o。 a2,b2,c2,d2:in integer range 1 downto 0。entity fenpin_o isport( clk,rst:in std_logic。use 。end rtl。end if。elseclout = 39。 else null。039。139。139。139。end process。elsenull。 else null。end if。) thenif temp = count1 then 第 27 頁 temp = 0。event and clkin = 39。139。139。 begincount=8*d+4*c+2*b。architecture rtl of fenpin_e issignal temp:integer range 16 downto 0。 clkout:out std_logic )。 a,b,c,d:in integer range 1 downto 0。use 。再此要謝謝陳萬里老師給予的幫助，如果沒有老師的幫助，這次設(shè)計(jì)很難完成。通過改變分頻系數(shù)的設(shè)置和調(diào)高時(shí)鐘頻率從而擴(kuò)大分頻系數(shù)的輸入范圍提高輸出頻率。本課題大大降低了分頻工作的工作量，方便了分頻器的使用。本次設(shè)計(jì)不同于其他的分頻器設(shè)計(jì)，本設(shè)計(jì)繼承了將不同分頻集成在一起的思想，但是本設(shè)計(jì)完全運(yùn)用了模塊設(shè)計(jì)，并且通過按鈕，撥碼開關(guān)可以選擇分頻器和分頻系數(shù)，做到隨意的變頻。mux51 模塊的實(shí)現(xiàn)程序見附錄 A8mux51 模塊程序仿真結(jié)果如圖 所示：圖 mux51 仿真圖 第 22 頁 從仿真結(jié)果可以看出：該仿真結(jié)果是通過設(shè)置 e=1（第一種分頻選中） ，其結(jié)果為第一個(gè)發(fā)光二極管亮，y輸出第一種分頻。具體功能如下： 表 led 模塊功能輸入信號(hào) 結(jié)合形式p(m) q(n) v(o)0 0 0 x=8*d5+4*c5+2*b5+1*a50 0 1 x=8*d5+4*c5+2*b5+1*a50 1 0 x=8*d5+4*c5+2*b5+1*a50 1 1 x=2*d5+1*c5，y=2*b5+1*a51 0 0 x=2*d5+1*c5，y=2*b5+1*a51 0 1 無操作1 1 0 無操作1 1 1 無操作led 的實(shí)現(xiàn)程序見附錄 A7led 模塊程序仿真結(jié)果如圖 所示： 第 21 頁 圖 led 仿真圖從仿真結(jié)果可以看出：當(dāng) m=0， n=0，o=0 時(shí)，選中的是偶數(shù)分頻，由于 d5 等于 1，故分頻系數(shù)為 8，3個(gè)數(shù)碼顯示的順序?yàn)?0，不顯示，8。Ledout 為段選信號(hào)，ledbie 為位選信號(hào)。encoder_35 模塊的作用是：提供給 mux51 模塊的輸入信號(hào)， mux51 模塊根據(jù)輸入信號(hào)，判斷是哪路信號(hào)后輸出信號(hào)。在恢復(fù)工作時(shí)，繼續(xù)計(jì)數(shù)，具有有良好的性能。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)占空比可調(diào)的分頻才工作。 小數(shù)分頻模塊設(shè)計(jì)小數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（） ，對(duì)輸入的 clk 信號(hào)進(jìn)行小數(shù)分頻。占空比可調(diào)的分頻（1:3 分頻）模塊程序仿真結(jié)果如圖 所示： 第 18 頁 圖 占空比可調(diào)分頻從仿真結(jié)果可以看出：這種設(shè)計(jì)的優(yōu)點(diǎn)是：在 rst 或者 sel 有一個(gè)為低電平時(shí)，可以保持前一狀態(tài)和計(jì)數(shù)結(jié)果，使其具有記憶功能。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)占空比可調(diào)的分頻才工作。本設(shè)計(jì)占空比可調(diào)的分頻的關(guān)鍵是對(duì) clk 信號(hào)的上升沿信號(hào)進(jìn)行計(jì)數(shù) temp。半整數(shù)分頻（ 分頻）模塊程序仿真結(jié)果如圖 所示： 第 17 頁 圖 半整數(shù)分頻從仿真結(jié)果可以看出：本設(shè)計(jì)的優(yōu)點(diǎn)是：在 rst 或者 sel 有一個(gè)為低電平時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，維持上一狀態(tài)輸出，當(dāng) rst 和 sel 都為高電平的時(shí)，重新開始計(jì)數(shù)，執(zhí)行分頻。本設(shè)計(jì)偶數(shù)分頻的思想如圖 所示：圖 半整數(shù)分頻原理圖只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)半整數(shù)分頻才工作。奇數(shù)分頻（7 分頻）模塊程序仿真結(jié)果如圖 所示： 第 16 頁 異或門 模 N 計(jì)數(shù)器二分頻器f0/() f0/(2N1) f0圖 奇數(shù)分頻從仿真結(jié)果可以看出：這種設(shè)計(jì)的優(yōu)點(diǎn)是：當(dāng) rst 與 sel 當(dāng)中任意一個(gè)為 0 時(shí)，即放棄對(duì)本次的計(jì)數(shù)并保持輸出為低電平，在下一次 rst 與 sel 都等于 1 時(shí)，重新開始計(jì)數(shù)，執(zhí)行分頻。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)奇數(shù)分頻才工作。本設(shè)計(jì)奇數(shù)分頻的關(guān)鍵是對(duì) clk 信號(hào)的上升沿信號(hào)進(jìn)行計(jì)數(shù)（p）和對(duì) clk 信號(hào)的下降沿信號(hào)進(jìn)行計(jì)數(shù)（q） 。偶數(shù)分頻（4 分頻）模塊程序仿真結(jié)果如圖 所示： 第 15 頁 圖 偶數(shù)分頻從仿真結(jié)果可以看出：本設(shè)計(jì)的優(yōu)點(diǎn)是：當(dāng) rst=0，sel=0 時(shí)，輸出信號(hào)為低電平；當(dāng) rst 或者 sel 中有一個(gè)為低電平時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，但保持上一狀態(tài)繼續(xù)輸出，當(dāng)恢復(fù) rst=1，sel=1 時(shí)繼續(xù)計(jì)數(shù)，執(zhí)行分頻。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)偶數(shù)分頻才工作。本設(shè)計(jì)偶數(shù)分頻的關(guān)鍵是對(duì) clk 信號(hào)的上升信號(hào)進(jìn)行計(jì)數(shù)（temp） 。最終結(jié)果為：三個(gè)數(shù)碼管顯示為：0，不顯示，4。當(dāng) y5=ff 時(shí)，數(shù)碼管 2 不顯示。原理圖見附錄 B 所示，以 8 分頻為例子進(jìn)行仿真，其仿真結(jié)果如圖 所示：選擇按鈕 撥碼開關(guān) FPGA 輸出信號(hào)發(fā)光二級(jí)管數(shù)碼管 第 14 頁 圖 頂層文件波形仿真結(jié)果圖P=0，q=0 ，v =0：偶數(shù)分頻， f1=1（表明第一個(gè)發(fā)光二極管亮） ，f2=f3=f4=f5=0；Rst=0 時(shí)，不分頻。保存編譯。模塊的正確性已在上面的介紹中進(jìn)行驗(yàn)證了。信號(hào)輸出：把分頻后的信號(hào)進(jìn)行輸出。FPGA：根據(jù)前面的輸