eda課程設(shè)計(jì)---基于fpga的半整數(shù)分頻器設(shè)計(jì)(參考版)
2025-01-19 02:57本頁面
【正文】 EDA技術(shù)課程設(shè)計(jì)。最終完成了99分鐘定時(shí)器的設(shè)計(jì)。同時(shí)原理圖設(shè)計(jì)必須要規(guī)范，連線必須要嚴(yán)謹(jǐn)，且每一個(gè)步驟和過程都必須要編譯通過，才可逐步進(jìn)行下一環(huán)節(jié)。但經(jīng)過反復(fù)修改與調(diào)試，程序沒有了錯(cuò)誤，盡管如此，該程序也未能編譯成功，后來才發(fā)現(xiàn)只有把要編譯的文件指成當(dāng)前文件才可進(jìn)行編譯。定時(shí)器原件例化后生成的原件圖如下： 圖七 定時(shí)器原件生成圖3. 定時(shí)器原件例化后波形仿真圖如下： 圖八 定時(shí)器原件例化后波形仿真、輸出接口說明接口名稱類型(輸入/出)結(jié)構(gòu)圖上的信號(hào)名說明I0INsen計(jì)數(shù)控制模塊jsq置位控制端CLKINclka系統(tǒng)時(shí)鐘 1HzI1INresa計(jì)數(shù)控制模塊jsq復(fù)位控制端I2INresb報(bào)警模塊復(fù)位控制端P[0..6]OUTmyimal譯碼器對(duì)秒鐘的個(gè)位譯碼輸出P[7..12]OUTmyimah譯碼器對(duì)秒鐘的十位譯碼輸出P[13..18]0UTfyimal譯碼器對(duì)分鐘的個(gè)位譯碼輸出P[19..24]OUTfyimah譯碼器對(duì)分鐘的十位譯碼輸出p25OUTbaoj報(bào)警模塊輸出端接報(bào)警器在這次課程設(shè)計(jì)中，基本完成了99分鐘定時(shí)器的設(shè)計(jì)，實(shí)現(xiàn)了其所有功能。u6:cou5 port map(clka,resb,s5,baoj)。u4:yima port map(s3,myimal)。u2:yima port map(s1,fyimal)。signal s5:std_logic。end ponent cou5。譯碼模塊ponent cou5 isport(clk,reset,en:in std_logic。 p:out std_logic_vector(6 downto 0))。 end ponent jsq。 cout :out std_logic。end entity yjlh。 分鐘個(gè)位譯碼輸出 fyimah:out std_logic_vector(6 downto 0)。 秒鐘個(gè)位譯碼輸出 myimah:out std_logic_vector(6 downto 0)。entity yjlh isport(sen,resa,clka,resb: in std_logic。該譯碼器原件生成圖如下： 圖五 譯碼器原件生成圖該譯碼器波形仿真圖如下： 圖六 譯碼器波形仿真對(duì)定時(shí)器設(shè)計(jì)的各個(gè)模塊進(jìn)行原件例化，程序如下：library ieee。end process。七段譯碼器顯示0—9when others=p=0000000。when1000=p=1111111。when0110=p=1111101。when0100=p=1100110。when0010=p=1011011。architecture arc of yima isbeginprocess(a)begincase a iswhen0000=p=0111111。 p:out std_logic_vector(6 downto 0))。use 。end behavior。end if。 5秒之后停止報(bào)警speak為0end if。有時(shí)鐘上升沿計(jì)數(shù)加1，報(bào)警信號(hào)speak高電平if count5 thenspeak=39。speak=39。139。有復(fù)位信號(hào)或始能端低電平時(shí)輸出0elseif(clk39。speak=39。039。139。architecture behavior of cou5 issignal count:std_logic_vector(2 downto 0)。 speak:out std_logic)。use 。它的操
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