課程設(shè)計(jì)論文基于fpga的m序列發(fā)生器-資料下載頁
2024-08-30 10:11本頁面
【導(dǎo)讀】采用元件例化語句。算法運(yùn)用VHDL語言編程，以A1tera的QuartusⅡ軟件為開發(fā)平。臺(tái)，給出了序列的仿真波形。序列的統(tǒng)計(jì)特性分析表明：該方法產(chǎn)生的序列符合ｍ序。列的偽隨機(jī)特性，驗(yàn)證了算法的正確性。m序列是偽隨機(jī)序列的一種,結(jié)構(gòu)簡(jiǎn)單,實(shí)現(xiàn)方便。列在通訊、導(dǎo)航、雷達(dá)、通信系統(tǒng)性能的測(cè)量等領(lǐng)域中有著廣泛的應(yīng)用。偽噪聲發(fā)生器在測(cè)距、通信等領(lǐng)域的應(yīng)用日益受到人們重視。FPGA便于實(shí)現(xiàn)大規(guī)模的數(shù)字系統(tǒng)。碼序列發(fā)生器，另一類稱為模塊型碼序列發(fā)生器。擾碼的目的是使短周期輸入序列變?yōu)殚L(zhǎng)周期的信道序列。因素受到人們重視的。直到60年代，偽隨機(jī)噪聲的出現(xiàn)才使上述困難得到解決。偽隨機(jī)噪聲具有類是與隨機(jī)噪聲的一些統(tǒng)計(jì)特性，同時(shí)又便于重復(fù)產(chǎn)生和處理。今后我們將這種周期序列稱為偽隨機(jī)序列。通常產(chǎn)生偽隨機(jī)序列的電路為一反饋移存器。度線性反饋遺存器序列，通常簡(jiǎn)稱為m序列。由于它的理論比較成熟，實(shí)現(xiàn)比較簡(jiǎn)便，
【正文】 發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然設(shè)備驅(qū)動(dòng)程序的開發(fā)是另一種情況，搞系統(tǒng)級(jí)應(yīng)用看似起點(diǎn) 高，但不具備深層開發(fā)能力，很可能會(huì)變成愛好者，就如很多人會(huì)做網(wǎng)頁但不能稱做會(huì)編程類似以上是幾點(diǎn)個(gè)人開發(fā)，希望能幫助想學(xué) FPGA 但很茫然無措的人理一理思路。這是一個(gè)不錯(cuò)的行業(yè)，有很好的個(gè)人成功機(jī)會(huì)。但也肯定是一個(gè)競(jìng)爭(zhēng)很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當(dāng)然還有市場(chǎng)適應(yīng)能力。 基于 FPGA 的ｍ序列發(fā)生器 16 5 m 序列生成器仿真分析 圖 51 m序列生成器框圖 反饋系數(shù)表存儲(chǔ)器設(shè)計(jì) 反饋系數(shù)表存儲(chǔ)器設(shè)計(jì) 設(shè)計(jì) Galois 型反饋系數(shù)表存儲(chǔ)器結(jié)構(gòu)如圖 52所示。該結(jié)構(gòu)由 FPGA 中內(nèi)嵌的 E2PROM 構(gòu)成 ,只要圖 3 Galois 型 反饋系數(shù)表存儲(chǔ)器結(jié)構(gòu)圖給定n,經(jīng)過級(jí)數(shù)調(diào)整模塊運(yùn)算得到其相應(yīng)地址 addr,即可從 E2PROM 的輸出端 feedfactor輸出其相應(yīng)的反饋系數(shù)。故存儲(chǔ)器中要存儲(chǔ) 27 組反饋系數(shù)值 ,若設(shè)計(jì)級(jí)數(shù)的最小級(jí)數(shù)為 ns,最大級(jí)數(shù)為 ne,則 E2PROM 的地址空間范圍是從 0 至 nens。將這 27 組反饋系數(shù)值做成一個(gè) ROM 表 ,則需要一個(gè) 5 位二進(jìn)制數(shù)字作為地址輸入來提取與之相應(yīng)的反饋系數(shù)值。 該模塊的 VHDL 程序如下 基于 FPGA 的ｍ序列發(fā)生器 17 entity rom is port (rst : in std _ logic。 addr : in std _ logic _ vector (4 downto 0)。 feedfactor : out std _ logic _ vector (0 to 27))。 end rom。 architecture feedTable of rom is type memory is array (0 to 26) of std _ logic _ vector (0 to 27)。 signal data1 : memory: = (/10000000000000000000000000000, /10000000000000000000000000000, /01000000000000000000000000000)。 signal addr1 : integer range 0 to 26。 begin addr1=conv _ integer (addr)。 process (rst, addr1, addr, data1) begin if rst= feedfactor =data1 (addr1)。 else feedfactor = (others=Z.)。 end if。 end process。 end feedTable。 移位存儲(chǔ)器設(shè)計(jì) 為實(shí)現(xiàn)級(jí)數(shù) n值在 3~29 可調(diào)的 m序列 ,先生成一 個(gè) 29級(jí)的 Galois 型移位寄存器 ,該結(jié)構(gòu)的第 29 位 D 觸發(fā)器的輸出是否反饋取決于級(jí)數(shù) n?？捎靡粋€(gè)信號(hào) X 來表征相應(yīng)級(jí)數(shù)的 Galois 型結(jié)構(gòu)中的反饋特征 ,X 在移位寄存器狀態(tài)輸出(S(1), S(28))中取值。通過輸入 5 位二進(jìn)制信號(hào) addr [4, 0]來確定末位反饋信號(hào) X 的取值。如當(dāng)輸入 addr [4, 0]為 00000 時(shí) ,反饋信號(hào) X=S(1),這樣就生成了一個(gè) 3 級(jí)的 m 序列發(fā)生器 。當(dāng)輸入 addr [4, 0]為 00001 時(shí) ,反饋信號(hào) X= S(2),這樣就生成了一個(gè) 4 級(jí)的 m序列發(fā)生器 。依此 類推。該模塊的 VHDL 程序 基于 FPGA 的ｍ序列發(fā)生器 18 PROCESS (clk, rst, addr) BEGIN IF (rst =0.) THEN S= (OTHERS=1.)。 ELSIF (CLK39。event and CLK=1.) THEN CASE addr IS WHEN/000000=X=S (1)。 WHEN/000010=X=S (2)。 ,。 WHEN/110100=X=S (27)。 WHEN OTHERS=X=0.。 END CASE。 Q=X。 exa: FOR i IN n1 DOWNTO 1 LOOP if (G (i1) = (0.) then S (i) =S (i1)。 else S (i) =S (i1) XOR (G (i1) AND X)。 end if。 END LOOP exa。 S (0) =X。 END IF。 END PROCESS。 該模塊有 4個(gè)輸入 (clk, rst, addr [4, 0],G[0, 27])、 1個(gè)輸出 (Q)和 1個(gè)緩沖口 (S [n1,0])。 clk 為器件的工作時(shí)鐘 。 rst 為器件的控制信號(hào) ,為 /10 時(shí)器件工作 。G[0, 27]是位于地址 addr [4, 0]的反饋系數(shù)表存儲(chǔ)器中輸出的反饋系數(shù) 。Q為 n 級(jí)的 m 序列信號(hào)的輸出。 仿真分析 在 QuartusII上對(duì)級(jí)數(shù) n分別為 3~29的 m序列發(fā)生器進(jìn)行了仿真 ,給出了級(jí)數(shù) n分別為 3和 29 的 m序列發(fā)生器的仿真結(jié)果 (圖 51),并對(duì)系統(tǒng)的延時(shí)進(jìn)行分析。為便于分析 ,筆者對(duì)系統(tǒng)中各寄存器的初始狀態(tài)都設(shè)定為 /10,所以 m 序列的輸出應(yīng)該從 /10 開 始。由圖 4 可知 ,m 序列的每一位的寬度均為一個(gè)時(shí)鐘周期 。m 序列輸出的起始位置為rst 置 /10 后的第一個(gè)時(shí)鐘上升沿是在 35ns 處。圖 51 中 m 序列在 571599ns 開始輸出 ,系統(tǒng)延時(shí) 221599ns。圖 52 中 m 序列在 571472ns 開始輸出 ,系統(tǒng)延時(shí) 221472ns。由此可見 ,系統(tǒng)延時(shí)受級(jí)數(shù) n的 影響較小。 用 VHDL語言描述復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)效率顯著提高 ,對(duì)于任意級(jí)數(shù)的 m序列發(fā)生器 ,充分利用 FPGA芯片內(nèi)置的 ROM構(gòu)建任意級(jí)數(shù)的 Galois型反饋系數(shù)表 ,極大地簡(jiǎn)化了快速 m 序列發(fā)生器的實(shí)現(xiàn)過程。由于其產(chǎn)生的速率快 ,且基本不受級(jí)數(shù) n 的影響 ,因而該 m 序列產(chǎn)生方法具有較強(qiáng)的適應(yīng)性和較廣的應(yīng)用范圍 ,尤其適用于級(jí)數(shù) n 可變基于 FPGA 的ｍ序列發(fā)生器 19 的應(yīng)用場(chǎng)合。 基于 FPGA 的ｍ序列發(fā)生器 20 圖 51 n=3 圖 52 n=29 參考文獻(xiàn) [1]周潤(rùn)景 .基于 QuartusⅡ的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 [M].電子 工業(yè)出版基于 FPGA 的ｍ序列發(fā)生器 21 社 .2020,8 [2]邢建平，曾繁泰 .VHDL 程序設(shè)計(jì)教程（第 3版） [M].北京：清華大學(xué)出版社， 2020 [3]蒲海 ,陳自力 ,胡玫榮 1 基于 CPLD 的高速 m 序列碼發(fā)生器的設(shè)計(jì) [J]1 微計(jì)算機(jī)信息 , 2020, 21 (4): 172~1731 [4]束禮寶 ,宋克柱 1偽隨機(jī)數(shù)發(fā)生器的 FPGA實(shí)現(xiàn)與研究 [J]1電路與系統(tǒng)學(xué)報(bào) , 2020, 8 (3): 121~1241 [5]鄒學(xué)玉 ,易國(guó)華 1 一類基于 FPGA 的 m 序列發(fā)生器的設(shè)計(jì) [J]1 長(zhǎng)江大學(xué)學(xué)報(bào) (自然科學(xué)版 ), 2020, 3 (3): 84~861 [6]林可祥 ,汪一飛 1 偽隨機(jī)碼的原理與應(yīng)用 [M]1 北京 :人民郵電出版社 , 19981 [7]梅文華 ,楊義先 1 跳頻通信地址編碼理論 [M]1 北京 :國(guó)防工業(yè)出版社 , 19961 [8]段穎妮，呂虹．基于全狀態(tài)偽隨機(jī)序列的 BIST 設(shè)計(jì) [J]．電子器件， 2020， (4)：1263— 1266． [9]樊昌信．通信原理 (第五版 )[M]．北京：國(guó)防工業(yè)出版社， 2020． 基于 FPGA 的ｍ序列發(fā)生器 22 附 錄 圖 51 n=3 圖 52 n=29
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1